令IEEE 1149.1 扫描链的管理更为方便

符合 IEEE 1149.1 标准的芯片日渐普及。对于设计测试 (Design for Test) 工程师来说，这类芯片可以协助他们解决如何深入电路板进行测试的复杂测试问题。由于集成电路的结构日趋复杂，而电路板上的电路也远比以前密集，专用的 5 线串行测试总线可以提供一条简便而又标准化的路径深入系统内部的测试节点，这是采用目前的电路内测试 (ICT) 方式所无法做到的。许多新一代的电路板设计都采用 JTAG 标准，以便工程师可以深入系统内部进行测试及编程。其实对于很多应用方案来说，没有其它更有效的方法可以将电路板错误率减低至可接受的水平，也没有更具成本效益的方法可以进行板上编程。

图1 可在电路板上管理多条JTAG链的典型SCANSTA112 应用方案

图 2 用于多插件背板的 SCANSTA112

若想在新设计的电路板上添加这种技术，可以考虑以下的方案。如果 JTAG 链上有许多 1149.1 芯片，即表示 JTAG 链上有许多边界扫描单元，而且 JTAG 链也较长，测试向量集也较大，并且需要较长的测试时间。采用分区的方法将 JTAG 分为多个区段有助于加强测试过程的管理，更快锁定目标芯片以及加强隔离效果 (见图 1)。此外，若有意在不久的将来改用系统级测试方法，所采用的设计测试方法必须可以确保整个系统背板都能进行 JTAG 测试，才可进行系统级测试。
这个解决方案利用每一电路板上的多点 JTAG 多路复用芯片管理测试总线。这个多点功能可以支持背板 JTAG 总线，并且可利用可寻址功能深入每一电路板进行测试 (见图 2)，而多路复用功能可支持每一电路板上多个分开的 JTAG 链区段，使采用多颗关键性芯片的设计可以分为多条专用的 JTAG 链，方便直接进入测试，或将 JTAG 可编程元件隔离，以便尽快进入芯片进行配置。
例如，若采用一款可以利用 JTAG 方法进行测试的微处理器模拟闪存编程的总线周期，最好先将专用 JTAG 链上的处理器隔离，以便尽快完成模拟过程。若在同一电路板上采用不同厂商的 FPGA 芯片，必须留意 FPGA 厂商不一定采用相同的向量格式，部分厂商在技术上无法让目标芯片与其它芯片同时处于一条链上，因此有必要将两者隔离。将背板缓冲芯片置于另外一条 JTAG 链上，可以迅速证实电路板已按照正确方法插入背板内。

SCANSTA111
SCANSTA111 是一个多点可寻址的 JTAG 多路复用器，其中内置三个可配置的本地 JTAG 端口。只要电路板加设 SCANSTA111 芯片，测试电路板时便可利用专用的 JTAG 连接器与背板测试端口相连，或将背板测试端口与背板测试总线相连。若有多块采用 SCANSTA111 芯片的插卡与背板测试总线连接一起，而每一插卡各有自己的地址，则可以用任何一块插卡连接电路板上三个本地 JTAG 端口的任意组合。这款芯片也可为部分本地端口提供两个通过位 (pass thru bits)，以支持仿真器，或为闪存提供写入脉冲，以支持其编程操作。这个 SCANSTA111 寻址及多路复用方案得到了主要ATPG(自动测试程序发生)软件供应商，如 JTAG Technologies、Goepel 及 Corelis 等的支持。

SCANSTA112
SCANSTA112 是 SCANSTA111 的增强版，其中内置七个本地扫描端口，适用于需要为 JTAG 测试总线额外增加分隔区段的设计。此外，这款芯片也设有可互换的双向背板及 LSP0 端口，使另一测试主控器或仿真器可以控制 JTAG 总线。若芯片置于穿层模式 (stitcher mode)，工程师可以通过指令或外部管脚选择本地 JTAG 端口。
专为边界扫描测试而设的 IEEE 1149.1 标准 (通常被称为 JTAG、1149.1 或只称为“.1”) 是一种业内标准的测试方法，可用以测试复杂的集成电路及电路板的功能特性。符合这个标准的集成电路及电路板设有 4 线的串行总线，并提供复位选项，以便支持 JTAG 测试，其中包括测试数据输入 (TDI)、测试数据输出 (TDO)、测试模式选择 (TMS)、以及测试时钟 (TCK)。JTAG 除了可用于结构性测试之外，也得到许多 CPLD 制造商的采用，成为编程或配置芯片的标准测试方法。■