针对高速接口的源同步时钟实现方案的研究

引言
在过去的十年里，高速数据总线一直在不断地发展。它们不仅变得更快，而且还在改变系统对数据的定时方式。为了增加数据吞吐量，新兴的同步数字总线可利用一系列定时电路在每个周期中进行多次数据传送。
本文提出了一种框架，用于说明为什么设计师应选择一个源同步定时解决方案、以及它是如何实现针对高速的定时余量(Timing Margin)进行优化的。

图1 存储器控制器和同步SRAM

图2 采用源同步时钟和存储器控制器的SRAM

图3 推荐的CQ延迟法

图4 不推荐的CQ延迟法

采用传统定时方法时的
定时预算约束
定时预算是指对定时要求的估算或使系统正确操作所必需的定时参数。为了使同步系统正常运作，定时要求必须在一个时钟周期的范围之内。定时预算的计算涉及许多因素，其中包括：
?保持时间要求
?最大工作频率要求
传统定时方法的局限性可通过定时预算的计算体现出来。
以图1为例，这是一个采用标准定时方法的系统。该图示出了一个与SRAM相连的存储器控制器。这两个器件从相同的时钟脉冲源接收时钟信号，假设时钟走线的设计使得走线延迟相互匹配。相关的定时参数为：存储器控制器的tSU(建立时间)；存储器控制器的tH(保持时间)；电路板走线的tPD(传输延迟)；SRAM的tCO(时钟至输出延迟)；SRAM的tDOH(输出数据保持时间)；时钟发生器的tSKEW(时钟偏移)；时钟发生器的tJIT(周期至周期抖动)；时钟发生器的tCYC(循环时间)。
如果将最坏情况下的输入建立时间、时钟至输出时间、传输延迟、时钟偏移和时钟抖动考虑在内，则通过最大频率计算将得出系统的最小循环时间。最大频率可由下式求出：
tCO(max, SRAM) + tPD(max) + tSU(max, CTRL) + tSKEW(max, CLK) + tJIT(max, CLK) < tCYC
保持时间计算结果表明系统输出数据的速度过快，因而违背了系统中接收器件的输入保持时间。在这种场合，最差条件出现于在可能的最早时间将数据输出的情况下。计算公式为：
tCO(min, SRAM) + tPD(min) - t-(min, CLK) - tJIT(min, CLK) > tH(max, CTRL)
即使采用现有的运行速度最快的SRAM和ASIC/FPGA，系统性能也会因为下列因素的影响而受到明显的限制：
?时钟偏移
?时钟抖动
?走线传输延迟
如果采用的是FR4电路板，则走线延迟约为160ps/英寸。考虑到高频条件下的数据有效窗口已降至2ns(例如：对于250MHz的DDR器件而言)或更低，因此，这是一个相当大的数值。时钟信号之间的偏移还会显著地降低定时余量。当采用源同步时钟时，传输延迟、偏移和抖动均可得到大幅度的抑制，从而更容易达到定时闭合。

源同步定时及其优点
在典型的源同步事务处理中，与数据(每个时钟周期可以是多个数据，如DDR)的每个字相关的时钟上升沿脉冲被发出。接收器件采用时钟沿脉冲来对数据进行锁存，然后重新使数据与主时钟或公用时钟同步。通过采用相同的器件来对时钟和数据/控制信号进行同步处理和传输，信号的电路板走线延迟(相对于时钟)就会被消除。
在采用了一个为多个器件提供时钟的独立时钟发生器的系统中，首先要考虑的是设计合理的走线长度，以使所有的时钟沿脉冲在相同的时刻到达器件。这有可能需要延长至靠近时钟发生器的器件走线长度。当采用源同步方法时，主要关注的是通过使输出时钟和数据信号的走线长度相匹配的方法来保持时钟与数据之间的相位对准。如果走线匹配正确，则相对于时钟的数据传输延迟将不再适用。

表1

To have non-negative margin

· t_M > 0

· t_CYC – t_CO + t_DOH – 2 * t_JIT,SRAM – t_SU – t_H > 0

源同步定时的实现
源同步时钟的上升沿与数据有效窗口的起点相对齐。如QDR-II/DDR-II SRAM等大多数双倍数据速率存储器件采用的就是这种方法，并作为本文讨论的实例。这种存储器件将时钟和数据信号传输至接收器。
QDR-II产生一对输出时钟信号，即CQ和/CQ，它们理想的相位差是180°。接收器采用这两个时钟的上升沿进行数据锁存。
在上述两种存储器件中，接收器必须对时钟进行延迟处理，以满足其用于数据捕获的建立和保持时间要求。该延迟可借助下列方法来实现：
?一个片上延迟部件
?在接收端采用一个PLL
或DLL
?板载走线延迟
前两种方法因其具备频率移动能力而深受FPGA设计之青睐。如果需将相同的设计用于一个更高的频率，则可通过修改FPGA代码来改变由PLL/DLL所引发的延迟。而ASIC则通常是专为在一个特定的频率条件下运行而设计的。对于ASIC来说，优先选用的方法常常是电路板走线延迟。
另外还有一些源同步时钟实现方案是在源端对源同步时钟进行延迟处理，并将其与数据有效窗口的中心对准。在这种情况下，用户可以直接采用源同步时钟(假设时钟与数据之间的走线是匹配的)来在接收器中进行数据锁存。

用于源同步定时的
定时预算计算
消除定时预算中的传输延迟能够显著地提高系统定时余量。图2示出了一个采用源同步时钟的SRAM实例。
下面利用本设置来进行一次定时预算的计算。按照设计，SRAM的输出时钟的上升沿与数据有效窗口的起点对齐。假定存储器控制器采用一个DLL/PLL来对片上时钟进行延迟处理，以满足其建立和保持时间的要求。SRAM和存储器控制器的定时参数保持不变。假设时钟和数据的走线长度是匹配的，则在定时预算的计算中可以将走线的传输延迟(tPD)忽略不计。此外，由于偏移和抖动对于时钟和数据而言是相同的(除了±100ps的引脚至引脚变化之外)，因此，时钟发生器抖动和偏移(tSKEW、tJIT)不再适用。
在该设置中，需要考虑的另外一个参数是tJIT, SRAM：SRAM的输出源同步时钟相对于数据的抖动。这有可能是由引脚至引脚的时钟-输出变化所引起的。
在本例中，假定时钟和数据走线是完全匹配的。如果存在因为布局设计所导致的走线长度变化问题，则必须将时钟和数据走线之间的长度变化考虑在内。如果为了使时钟产生相对于数据的延迟(旨在使时钟对准数据有效窗口的中心)而有意识地延长了时钟走线的长度，则该参数同样不适用。
可以按表1所示分步计算最小循环时间。
采用源同步时钟后，传输延迟、时钟发生器偏移和时钟抖动对SRAM的影响很小。在此场合，主要的频率限制因素是控制器的建立和保持时间以及SRAM的输出时间。

源同步定时解决方案中的抖动
抖动可被定义为时钟输出相对于其理想定时位置所产生的偏差。时钟平移的出现有可能早于或迟于预期时间。
?周期至周期抖动：是指一个时钟的输出相对于其在前一个周期中的对应位置所产生的变化。
?周期抖动：用于测量一个时钟的输出相对于其理想定时位置所产生的最大变化。
?长期抖动：用于测量一个时钟的输出在经过多个周期之后相对于其理想定时位置所产生的最大变化。这里所说的“多个”的具体数值取决于应用和频率。
在定时预算的计算当中，应将上述三种抖动中的任何一种或全部(视应用而定)考虑在内。就同步定时环境而言，抖动变化通常是由时钟源或生成输入时钟的PLL/DLL引起的，当被加至定时预算时，抖动(tJIT)有可能显著减少定时余量(尤其是在高频条件下)。然而，如果时钟和数据在接收器件中具有相同的抖动，则可将抖动分量(tJIT)从定时预算中删除，采用源同步时钟时(在这种场合，时钟和数据被驱动并由相同的发送器件来精确对齐)便是如此。尽管仍然要考虑时钟和数据引脚之间的时钟至数据时间变化，但该参数通常在±100ps左右。
在某些应用中，源同步时钟被延迟了一个周期以上，用于锁存数据，此时，长期抖动被加至定时预算，并将减少定时余量。该抖动分量被称为N周期抖动，其中N表示源同步时钟相对于数据所延迟的周期数。但最好不要把源同步时钟延迟一个周期以上。

源同步时钟的最佳使用原则
为了从源同步时钟的使用中获取尽可能多的益处，下面的内容是应该牢记的：
?不要使源同步时钟的延迟量超过一个周期。源同步时钟的上升沿与和其一道输出的数据精确匹配，因此，时钟和数据中的抖动应当是相同的，且彼此抵消。如果源同步时钟的上升沿在随后的周期中被延迟(以锁存数据)，则必须将一个额外的抖动分量(N周期抖动)考虑在内。在这种情况下，N表示源同步时钟被延迟的周期数。图3和图4给出了源同步时钟的推荐用法和非推荐用法。所给出的实例采用的是QDR-II的源同步时钟(被称为CQ和CQ#)。
?在提供了两个源同步时钟的情况下，建议同时使用。

结语
由于系统需要使用性能更高的存储器，因此，往往采用源同步定时法来满足定时预算的要求。本文阐述了面向高速系统的源同步定时解决方案以及用于实现系统定时余量最大化的使用原则。■