Actel和HDL Works宣布针对Actel设计流程优化图形HDL设计输入环境

Actel公司和HDL Works公司宣布针对Actel的Libero集成设计环境 (IDE) 设计流程，优化HDL Works的EASE设计输入工具。EASE图形HDL设计输入环境为FPGA和ASIC的VHDL、Verilog和混合语言设计提供快速和准确的途径，进行设计输入、修改和维护。此外，两家公司还宣布HDL Works已加入成为Actel EDA联盟计划的一员。

优化的HDL工具流程对于Actel所有生成和维护复杂HDL设计的客户都非常重要，而Siemens正是深谙这种需要的客户之一。

Siemens公司自动化及驱动部设计经理Thomas Rode称：“我们已成功利用EASE在Actel器件中执行多项设计。我们获得的主要优点是大大缩短了编辑、调试和修改HDL代码所需的时间。设计工具的紧密集成可以节省设计时间，并简化设计流程不同阶段之间的互动，大幅提高生产力和优化多个设计过程的考察工作。”

HDL Works已优化了用于Libero IDE流程的EASE，使得Libero用户可通过增强的直观界面，轻易地存取EASE的所有功能。

HDL Works总裁兼首席执行长 Willem Gruter说：“我们的客户分布于不同的市场领域，包括Actel FPGA非常流行的高可靠性市场。这项集成为我们双方的客户提供了合适的工具集，以应付复杂性不断增加的高端FPGA设计。”

Actel反熔丝和工具市务总监Saloni Howard-Sarin称：“我们很高兴能和HDL Works合作，因为EASE与Libero IDE相辅相成，能为FPGA设计人员带来所珍视的强大功能和易用性。当客户使用EASE时，可透过消除HDL代码中的错误，从而节省时间和成本。他们可在Libero环境中利用EASE生成的RTL完成设计。”

EASE是设计输入工具，为用户提供了以图形或文本为基础的HDL输入选择。此举让设计人员享有完美的组合，可选择所用的语言的同时，又可通过EASE的强大功能提高其生产力，在各个设计层次中进行文件、通信、编辑和传送更改，并探索不同的实施应用。EASE可在VHDL或Verilog中自动生成优化的HDL代码。此外，它还支持用于设计和配置管理的工业标准版本控制环境工业标准。

供货

EASE工具现已开始供货。评估版本可从HDL Works网站中(http://www.hdlworks.com) 下载。