千兆以太网卡芯片时钟产生电路的设计与实现
摘 要：本文介绍了千兆以太网卡芯片时钟产生电路的设计，包括体系结构设计、系统设计与仿真、电路设计与仿真，及版图设计。该时钟产生电路的工作电压为1.5V，经过TSMC 0.13m 1P8M CMOS工艺验证，表明该电路能够满足千兆以太网卡芯片的要求。
关键词：锁相环；电荷泵；压控振荡器
引言
IEEE802.3标准是由施乐公司首先提出来的一种数字媒体接口，后被IEEE所接受。1985年IEEE发布了第一版的802.3标准，经过十余年的发展，1998年6月，IEEE正式通过了千兆以太网标准802.3z。
数据通讯速率的加快对时钟产生电路提出了越来越高的要求。本文主要研究千兆以太网卡芯片时钟产生电路的设计与实现。
图1 千兆以太网网卡芯片时钟产生电路的体系结构
图2 环行振荡器一级的CMOS电路原理图
图3 频率特性曲线
图4 相位噪声特性曲线
图5 时钟产生电路的版图
千兆以太网卡芯片时钟
产生电路的体系结构设计
根据IEEE802.3u协议和千兆以太网卡芯片的系统需要，本文设计的时钟产生电路体系结构如图1所示。输入为晶振25MHz的时钟信号，采用电荷泵锁相环生成8个相位不同，相隔125ps的一组1GHz时钟信号。通过8分频后得到8个125MHz时钟信号(8个通道)，分别用于100BASE-TX、1000BASE-TX数据接收和数据发送时钟；还生成一个125MHz时钟信号，用于数字信号处理时钟。
系统设计与仿真
锁相环是一个复杂的系统，必须在设计阶段就考虑好它的性能及稳定性。根据系统分析可知，需要综合的频率范围为800M~1.2GHz，参考频率为25MHz，电源电压为1.5V。根据以上参数，选取如下的锁相环参数。
分频系数范围
分频系数N的工作范围主要取决于综合器的频率分辨率。本系统的参考频率为25MHz，分频系数N的范围为32~48。
分频系数会对其它环路参数产生影响，因此，一般采用N的几何平均数：。
阻尼系数
阻尼系数会影响系统的速度和稳定性，它决定了系统的相位裕度和系统响应时振荡的剧烈程度：越小，系统的相位裕度越小，系统越不稳定；越大，系统的相位裕度越大，系统越稳定，然而锁定时间也越长。综合考虑系统的速度和稳定性，设定阻尼系数为理想值：。
自然频率
自然频率n对于环路带宽有着显著影响。对于一个含有二阶环路滤波器的电荷泵锁相环，环路带宽3db与自然频率n的关系为：
3db
如果＝0.707，则3db=2.06n。
根据理论分析，环路带宽应小于参考频率的1/10，以提高系统的频率响应和稳定性。同时，为了抑制来自VCO的高频噪声并减小锁定时间，环路带宽应尽可能的大。综合考虑系统的稳定性和噪声性能，设定环路带宽为：
3db
当=0.707时，自然频率为：
n =3db/2.06
VCO增益
VCO增益取决于VCO的调整范围和VCO控制电压范围。由以上的分析可知，VCO频率调整范围为800M~1.2GHz。而VCO控制电压范围取决于电源电压，以及保持电荷泵饱和的电压范围。对于0.13m的CMOS工艺 ，电源电压为1.5V。设定VCO控制电压范围为差分电压1.0V，那么VCO增益为：
电荷泵电流和环路滤波器电容
电荷泵电流和环路滤波器电容取决于自然频率、分频系数和VCO增益。电荷泵电流越大，环路增益越大，系统越稳定。但是，产生大的电荷泵电流需要较大的电容，进而会导致芯片面积增加，因此需要对环路增益和芯片面积进行折衷。由理论分析可知，环路滤波器电容为：
这里设定，则：
电路设计与仿真
根据芯片系统需要，电路要在生成8个相位不同、相隔125ps的一组1GHz时钟信号。VCO采用4级环行振荡器，每级生成两个反相的时钟信号。
振荡器的每一级采用差分放大器，其输出通过比较器后生成两个反相的时钟信号。CMOS电路原理图如图2所示，图中INP、INN为每级的输入信号；OUTP、OUTN为每级的输出信号，接下一级的输入；M1、M2、M5和M3、M4、M6分别构成两个差分放大器；CTRP、CTRN分别控制两个差分放大器的偏置电流。这样，电路中形成一个“缓慢路径”和一个“快速路径”，通过调整差分控制电压CTRP和CTRN，能够控制形成不同的RC延时，进而调整压控振荡器的振荡频率。
本文采用Cadence公司的Composer输入电路原理图，根据TSMC 0.13m的器件库生成网表文件，然后使用Cadence公司的Spectre进行仿真。VCO频率特性曲线如图3所示，相位噪声特性曲线如图4所示。
版图设计与硅片验证
该时钟产生电路的版图使用Cadence公司的Virturso设计，结果如图6所示。
本文提出的时钟产生电路已用于千兆以太网卡的芯片设计中，并通过了硅片验证。采用安捷伦的54855A(模拟带宽6GHz，采样率20GSa/s)示波器测试锁相环的振荡频率和抖动性能，采用HP 8566A频谱分析仪测量锁相环的相位噪声后，所得到的各项性能指标如表1所示。
结语
本文根据IEEE802.3协议和千兆以太网卡芯片的系统需要，确定了时钟产生电路的体系结构，进行了系统设计与仿真、电路设计与仿真、版图设计。结果表明该时钟产生电路能够满足千兆以太网卡芯片的要求。