基于PCI总线数字信号处理机的硬件设计

引言
以Intel公司为主推出的PCI总线规范。采用PCI总线设备所具有的配置空间以及PCI总线通过桥接电路与CPU相连的技术使PCI总线具有广泛的适应性，同时能满足高速设备的要求。
另一方面，DSP的发展也异常迅速。采用ADI公司高性能TigerSHARC系列DSP可研制出处理能力更强，体积更小，开发成本更低，性价比更高的信号处理机。并广泛地应用于信号处理、通信、语音、图像和军事等各个领域。

TS101S
本系统采用ADI公司的高性能TigerSHARC 101S作为主处理器。它的静态超量结构使DSP每周期能执行多达4条指令，进行24个16bit定点运算和6个浮点运算。其内部有三条相互独立的128bit宽度和内部数据总线，每条连接三个2Mbit内部存储块中的一个，提供4字的数据、指令及I/O访问和14.4Gbyte/S的内部存储带宽。以300MHz时钟运行时，其内核指令周期为3.3ns。在发挥其单指令多数据特点后，它可以提供每秒24亿次40bitMAC运算或6亿次80bitMAC运算。以300MHz时钟运行时，完成1024点复数FFT时间仅32.78祍。1024点输入50抽头FIR需91.67祍。TS101S有强大的链路口传输功能，每个链路口传输速度已达到250Mbyte/s。总的链路数据率达1Gbyte/s（4个链路口），已经超过了外部口的传输速率（800Mbyte/s）。

信号处理机的硬件结构
系统主要包括A/D转换、数据存储、逻辑控制，时钟分配和数据传输五大模块。以DSP为核心处理单元的信号处理机是以PCI插卡的形式直接插入计算机的PCI总线插槽中。信号处理机通过PCI接口芯片与PCI总线连接，其功能是实现PC机与信号处理机之间数据传输和存储。其系统结构图如图1。

图1 系统结构图

图2 运放与A/D的连接图

其中A/D转换器采用ADI公司16位高精度AD976ARS。AD976ARS具有以下特点：
?它是16位的高精度A/D，可以做到16位不失码。
?带有高速并行接口。
?转换速度为200ksps。
?可选内部或外部的2.5V参考电源。
?带有片上时钟。
可直接接运放AD8033输出，其中AD8033是低功耗、高精度的运放，这里接成跟随器模式。转换时钟由CPLD给出(R/C)信号，CPLD转接DSP1的TMR0E，并倒相后形成R/C信号，这样，数据采集的周期由DSP的定时器控制，可以实现周期可调的。将AD976AARS的BUSY信号引入到CPLD，用于锁存A/D转换数据。运放与A/D的电路结构如图2。
系统采用1片CPLD（EMP3256）作A/D转换输入数据锁存、产生DSP所需的复位信号等。同时，CPLD还要完成PCI桥的一些控制信号的生成、转接。实际上也就是作为PCI局部总线的仲裁器，它对PCI接口芯片和DSP提出的占用局部总线的请求进行仲裁，协调它们之间的逻辑关系，使局部总线上的操作顺利进行。系统还采用了两片16K×16位的双口RAM IDT70V261来构成DSP信号处理机与PCI的接口，其中RAM1作数据输入，RAM2作数据输出。

图3 DSP1与EPROM, 双口RAM，及CPLD的连接图

图4 DSP3与双口RAM的连接图

PCI桥采用PCI 9054完成，PCI 9054是PLX Technology公司的较新产品，是一低成本，低功耗，功能较强的PCI桥芯片，可以连接PC机的PCI总线和局部总线，是先进的PCI I/O加速器，采用了先进的PLX数据流水线结构技术，是32位、33MHz的PCI总线主I/O加速器；符合PCI本地总线规范2.2版，有M、C、J三种模式；针对不同的处理器及局总线特性可选，尽量减少中间逻辑；具有可选的串行E2PROM接口，本地总线时钟可与PCI时钟异步。PC9054内部有6种可编程的FIFO，以实现零等待突发传输及本地总线和PCI总线之间的异步操作；支持主模式、从模式、DMA传输方式，因其强大的功能可应用于适配卡和嵌入式系统中。但由于DSP没有提供直接与PCI 9054接口的引脚，故采用双口RAM作数据缓冲，其优点是不必改造PCI产生信号以适应DSP的要求。时序配置上较为容易。同时，分开设置的输出输入通道，也方便了用户的应用。
DSP1与EPROM, 双口RAM，及CPLD连接如图3。
双口RAM采用IDT70261，它是IDT公司的高速16kX16带有中断的双端口SRAM。它采用100—pmTQFP封装，典型功耗为750mW，最大存取时间有两个等级：商业级有15/20/25/35/55ns(max),工业级有20/25/35/55ns(max)。它具有如下特点：
?有两套完全独立的控制线，地址线和I/O线，允许两个独立的系统同时对双端口存储器进行访问。
?具有完全独立的忙逻辑，可以保证两个系统对同一单元进行读写操作的正确性。
?中断逻辑允许CPU通过端口直接进行通信，标识器逻辑允许两个控制器共享资源。
?允许数据高速存取，最快存取时间为15ns,可与大多数高速处理器配合使用，无需插入等待状态。
?具有Master/Slaver控制引脚，在存储容量和数据位宽上能方便地扩展。
?各端口完全异步操作。
双口RAM作DSP3 （TS 101S）输出暂存，故与DSP3的WRL相连。DSP3与双口RAM的连接如图4。
本系统采用DSP片之间以链路口互连方式，每对DSP间保留2个链路通道，总数据速率可达500Mbyte/s。采用链路口互连可以大大简化PCB板的复杂度。链路口互连是ADSP系列芯片的特有功能，也是ADSP处理器能以低成本组成多片高性能信号处理机的主要因素。DSP间的连接如图5。

图5 DSP之间的链路结构图

结语
本系统用于从外部采集信号，经数字信号处理机上的DSP芯片做信号处理，然后实现与PC机实时传输及数据存储，因此可对信号处理结果进行实时更新，从而实现数字信号处理机与相应设备间的高速数据传输。本系统经过测试，高速数据能够正确采集和传输。在高速数据传输系统中，利用PCI总线的高速特性实时传输和存储采集数据，有效解决了数据的传输和处理的实时性，随着PCI总线的普及应用，基于PCI总线的传输系统设计有十分广阔的前景。■