RS-PC译码器芯片设计的FPGA验证

摘　要：在分析FPGA验证对ASIC设计的作用的基础上，提出了一种为了验证RS-PC译码器芯片设计的FPGA验证方案。该方案具有可测试性强，灵活和通用的特点。

关键词：FPGA验证；RS-PC译码器；ASIC设计；DVD

引言

对于一个复杂硬件结构的设计，如何检验所描述的电路是否实现了预期的功能，如何对设计的逻辑功能进行验证以及如何验证该硬件在整个系统中是否和外部模块协调等这些问题都是在设计过程中所必需谨慎考虑的。FPGA的出现给ASIC的前端设计提供了一个验证的方案，这个方案可以增加ASIC设计的芯片硅验证成功率。FPGA验证的主要目的是:发现设计和实现中存在的问题;调试和验证芯片的整体功能。纠错纠删RS-PC译码器是DVD伺服系统芯片设计的一个重要部分。本文从分析ASIC的设计流程入手，提出了用FPGA进行全程流水线实现纠错纠删RS-PC译码器的功能验证的方案:首先在一块FPGA上(子板FPGA)实现该设计，表明了设计达到基于DVD应用的全程流水线实现纠错纠删RS-PC译码器芯片的设计目标。然后利用另外的一块FPGA(母板FPGA)来实现RS-PC译码器的工作环境。FPGA实现的结果表明:纠错纠删RS-PC译码器设计在速度、面积等指标上均有着较好的性能，FPGA验证为随后的ASIC设计实现给出逻辑功能验证和测试的结果，保证ASIC设计的顺利进行。

FPGA验证的一般性原理

专用集成电路(ASIC)设计具有设计自由度大，芯片中没有冗余的单元或晶体管、芯片面积小、性能高、大批量生产时成本低的特点。因此，ASIC被大量地应用于电子工业各个领域。通常ASIC开发流程包括逻辑设计、前仿真和综合、版图设计、后仿真及LVS、DRC、ERC、测试向量生成、图形生成，其后是掩膜、制造、封装、测试。在ASIC设计流程中，功能仿真阶段所花费时间是最长的，并且有时仿真向量较大、需要模拟电路工作时间长，例如在DVD/VCD/CD伺服芯片的逻辑仿真时，由于整个模块非常庞大，而且为了能够尽量检查出硬件在设计过程中的错误，需要模拟光盘读入大量数据块上的数据，数据量非常大，从而使得完成一次仿真需要几个小时，甚至几天的时间。仿真软件的效率、计算机硬件资源的有限，都导致对VLSI电路的仿真工作实现起来较困难，并且软件仿真总有一些仿真不到的地方。随着FPGA技术的发展，百万门和千万门的FPGA不断涌现。FPGA验证加入ASIC设计的流程十分普遍，有很多很大的项目的设计都先用FPGA进行实现，然后再进行ASIC的设计。FPGA实现给A2SIC的设计提供了很好的验证母体，增加了设计的成功率。FPGA实现的缺点是它受芯片布线能力的限制，更适合串行操作而非并行操作，因此当算法要求较高的并行性时，在速度上无法得到很好的验证，所以一般在FPGA验证的工作频率比实际ASIC工作的频率要低的多。

引入FPGA验证的ASIC设计
传统的ASIC设计在对超大规模集成电路设计中，存在着开发周期长、投入成本和风险大等缺陷，如果能够在设计流程中尽早地查出电路功能和电路时序中的错误特别是潜在的某些错误，那么将对加快设计周期、降低成本带来益处。在此我们引进了仿ASIC的FPGA在系统验证，所谓FPGA在系统验证就是将经过逻辑设计和前仿真以及综合后的门级网表通过工艺重新映射转成FPGA网表，做成相应的FPGA验证板，通过规定的接口在系统硬件环境中进行验证，通过在系统的验证可以仿真电路各种情况，便于发现潜在的设计缺陷。在系统验证通过后，就可以进行下一步的版图设计。图1是加入FPGA在系统验证后的设计流程。

图1　加入FPGA在系统验证后的设计流程

FPGA在系统验证带来的益处有:逻辑功能全面验证;部分电路时序验证，潜在的设计缺陷的发现;逻辑综合过程验证;加快设计流程，减少重新制版几率，降低成本;加快系统厂商的系统产品开发;方便系统厂商对逻辑功能全面确认。

FPGA设计的实现
FPGA设计的流程和ASIC的前端设计流程具有很大的相似性，实际上大部分设计流程是一样的。FPGA设计实现的流程如图2所示。当某个设计的用量不大，速度也可以用FPGA实现时，为了降低设计的复杂性，很多情况下会采用FPGA来完成设计。

图2　FPGA设计实现的流程图

RS-PC译码器的FPGA验证方案

在RS-PC译码器的设计中，要验证的部分如图3所示，需要把RS-PC译码器在目标FPGA(子板FPGA)上实现，目标FPGA是Xinlinx Virtex-II1000。同时需要考虑该验证方案也可以进行
ASIC成品的验证。

为了搭建RS-PC的验证环境，需要用另外的FPGA(母板FPGA)来模拟RS-PC译码器的应用环境。图3表示本文的验证方案，实现主要由以下的部分组成，串口控制器，2个SRAM读写控制接口，控制按键的接口和处理，数据流控制模块。现实应用中，串口的使用是很多的。在验证FPGA端实现了一个标准的串行通信口，可以实现数据的串行通信。

图3　FPGA验证方案图

在本设计中，在计算机上用RS-PC编译码器的C模型来实现验证所需的数据，包括原始无错数据(Golden数据)，有错的数据(Error数据)。

FPGA验证的操作步骤如下：

(1)按Reset键，实现验证板各部分的复位。

(2)按Download键，把验证FPGA置于接受数据状态。

(3)通过PC机上的串口通讯程序把有错的数据送给验证FPGA，验证FPGA将它存到SRAM_1和SRAM_2中去。

(4)按Upload键，把SRAM_2中的数据送给PC机，比较送到SRAM中的数据是否存在发送错误。

(5)按Run键，验证FPGA把数据送给RS-PC部分，进行纠错处理，得到的数据被验证FPGA接受，放入SRAM_2中。

(6)按Upload键，把SRAM_2中的数据送给PC机，分析该数据可得到RS-PC译码器的纠错效果和功能。

FPGA验证方案的实现

在确定了方案之后，需要把方案变成现实的实现进行验证。为实现验证方案，设计了电路图和印刷电路板，并采购元件进行了测试和调试。测试的结果表明完成了RS-PC译码器芯片设计的FPGA验证。