高速高精度DAC模块设计及应用

摘要:利用FPDP总线和高速DAC芯片设计一个高速高精度DAC模块,可用于实时产生SAR及其他脉冲雷达信号。为了达到DAC的设计精度,在设计中特别注意了电源、时钟等重要信号的处理。系统设计时利用FPDP总线数据传送到DAC转换模块,解决了数据传输率的问题。FPGA完成FPDP总线接口、DAC控制和数据格式转换等功能,简化了系统设计。

关键词:前面板数据端口;数模转换;现场可编程门阵列;高速高精度

雷达、声纳等数据量和处理算法比较复杂的信号处理系统,对信号处理能力和数据传输率多有严格的要求。例如合成孔径雷达(SAR)实时成像处理系统需要20GB内存、运算能力要求达到10 Gflops。目前最快的浮点处理芯片TM S320C67处理能力为1 Gflops,即多个DSP并行处理系统才能满足实时处理的要求。并行处理系统一般包括多个DSP处理子板和模拟信号板,除了DSP之间,DSP与模拟部分的数据通信量也很大。例如SAR的模拟部分为采样率为200MSPS的每路8bit的复数采样系统,其数据传输率为400MB/s。可见数据传输成了制约实时信号处理系统的瓶颈之一。

为了能够实时完成数据传输,人们提出了多种总线技术,如VME,CPCI,FPDP和RACEway等。其中:VME,CPCI为背板总线,用来产生一些命令和实时性要求不太高的数据;RACEway由Mercury Computer设计,用来解决非常高速的底板互联应用,RACEway实际上不是总线,而是一种互联结构;前面板数据端口(Front panel data port,FPDP)作为一种VITA标准。此外还有一些更高速的光纤接口的串行总线,如串行FPDP接口等。由于FPDP每一个接收器只有一个发送器和数据流,因此不存在寻址或总线仲裁的概念。比较适合利用FPGA完成,另外其实时性比较好,因而在高速数据传输领域得到了广泛应用。

在系统验证和调试时,模拟器发挥着重要作用。为了能够模仿真实环境中的模拟信号,需要DAC模块完成数模转换。雷达、声纳等信号处理领域,要求DAC的采样率和精度较高,因而系统的设计难度较大。本文研究了FPDP接口在DAC模块中的应用,设计了一个带FPDP接口的高速高精度DAC模块,该模块可以应用到SAR雷达等宽带信号模拟中。

1　前面板数据端口(FPDP)

FPDP为一种VITA标准,它是一种单向同步总线,可提供很高的数据传输速率,并可根据所选用的实现方式以80或160MB/s传输数据。FPDP最初是为两个或两个以上VME板间提供32位的并行前面板总线,但FPDP规范并没有限制其应用在其他场合(如CPCI、非总线系统等)。

规范定义了FPDP的数据链路层、物理层。数据链路层主要定义了FPDP的数据传输格式,物理层定义了电气和机械协议。FPDP规范中对数据传输格式进行了规定,包括非帧、单帧、固定大小重复帧和动态大小重复帧4种数据模式。FPDP的电气连接采用一种80芯扁平电缆,这些信号线包括:32个数据信号(D[31..0]);5个控制信号(DIR/DVALID/NRDY/SUSPEND/SYNC);3个时钟信号(STROB/PSTROBE/PSTROBE);2个用户自定义信号(PIO1/PIO2);保留信号和多个地信号。其中FDPD规范支持两类时钟信号:TTL和PECL。TTL(STROB)工作于20MHz总线周期,因此数据传输速率达80MB/s。PECL(PSTROBE/PSTROBE)工作于40MHz,支持160MB/s传输。

FPDP规范应用层定义了3种类型器件:FPDP主发送端(记作FPDP/TM)、FPDP主接收端(记作FPDP/RM)、FPDP接收端(记作FPDP/R)。FPDP/TM负责提供FPDP总线上的时钟信号、发送数据信号,并为并行电缆上的信号提供端接负载。FPDP/RM根据FPDP/TM提供时钟信号接收数据,并为并行电缆上的信号提供端接负载。FPDP/R根据FPDP/TM提供时钟信号接收数据,但不提供端接负载。FPDP的系统中只能有一个FPDP/TM、一个FPDP/RM,但可以有多个FPDP/R。一个FPDP/TM、一个FPDP/RM便可以组成FPDP最小系统。

FPDP/TM,FPDP/RM,FPDP/R之间通过控制信号进行握手确保数据传输的正确性。其中DIR/DVALID/SYNC信号由FPDP/TM提供,DIR表示传输方向、DVALID表示数据有效,SYNC为帧同步信号。NRDY/SUSPEND为FPDP/RM,FPDP/R反馈给FPDP/TM的状态信号,NRDY表示接受端是否准备就绪,SUSPEND请求发送端暂停发送。在每个数据包传输过程中由时钟信号对数据进行同步。

2　合成孔径雷达(SAR)信号

SAR利用脉冲压缩的方法得到距离/方位向高分辨率图像的成像雷达。雷达按照设定的PRF发送信号,在发射的间隔中接收回波信号。将这些信号存储起来进行脉冲压缩处理从而得到高分辨率的图像。SAR系统ADC在采样窗内对雷达或波信号进行采样。采样窗长度由测绘宽度决定,例如:系统测绘宽度为115km,距离向选用2048点采样,则采样窗长度为:2048/200=10.24μs。

对SAR回波信号的仿真来说,只需要模拟出采样窗内的回波信号即可,也就是说在一个900μs(1/PRF)时间内产生10.24μs的信号。虽然DAC转换率为200MSPS比较高,但其数据传输率仅为DAC输入数据率的1/90。因此,DAC模块可以工作在慢录快放方式下。

3　带FPDP接口的高速DAC模块

3.1　DAC模块功能及模拟性能
根据上述分析,本文设计的DAC模块如图1所示。本模块包括两路10bit,200MSPS的DAC输出IQ正交模拟信号,数字接口采用FPDP接口标准,FPDP送来的数据在FPGA的RAM中完成进行数据缓冲和组合,由FPGA控制将数据传送到DAC,DAC的输出经低通滤波器后,输出带宽范围内的模拟信号。其模拟性能良好,谐波抑制均小于-55dB。图2为单频信号时的系统频谱响应。

3.2　DAC模块
该模块DAC芯片采用ADI的AD9751,最快转换率为300MSPS,精度为10bit。为了降低数字输入端的时钟速率,采用两路10bit数字输入。

本模块的设计转换速率为200MSPS,因此两个输入端口的数据率为100MHz。为了减少电路板上的时钟失真,DAC芯片输入时钟采用100MHz。该时钟信号经DAC芯片的PLL电路倍频后,提供模拟转换所需的200MHz。 DAC的输入数据信号、时钟和其他控制信号由FPGA提供,这些信号的变换率为100MHz。

由于D/A的两个端口的数据率分别有100MHz,因此数据线都采用匹配电阻减小信号的反射,同时在电路板布线尽量控制数据线等长。

图1　DAC模块结构

图2　DAC模块的频谱特性
电源性能对DAC的转换精度有很大影响,DAC包含多种电源:模拟、数字和PLL。本设计中3种电源平面及相应的地平面采用单点连接方式。其中3种地的连接点在DAC转换芯片下方,采用星形连接方式。模拟电源输入采用板内的电源转换芯片提供,如图3所示。

图3　模拟电源的滤波方案

其中DC/DC变换器采用LM2575将载板提供的+12V交流电源降压至+5V,线性稳压器采用LT1085,使得由于电源纹波造成的输出量化噪声可以忽略。

为了抑制共模干扰,AD9751的时钟输入和模拟输出信号均为差分形式,因此需要进行单端和差分信号之间的变换。本设计采用变压器方案,输出经过RF变压器变为单端输出至低通滤波器,为了防止信号反射,模拟输出端均作了匹配处理。

3.3　滤波器
滤波器的目的是为了抑制输出信号的带外噪声,使得输出信号为带限信号。本设计利用无源器件设计了一个椭圆滤波器,其实现电路和器件参数如图4所示。图5为滤波器的频率响应。

图4　椭圆滤波器电路

图5　滤波器频率特性

3.4　FPGA
FPGA完成本设计的控制功能包括:产生DAC控制信号、FPDP接口控制、模拟一个40bit宽度乒乓结构的RAM和完成FPDP总线32bit数据到DAC10bit数据输入的组合等。DAC的控制信号主要是输入时钟信号,如前所述FPGA只需要提供100MHz的时钟信号。并在时钟的下降沿将数据送到DAC芯片的输入口。

由于DAC模块中的数据流是单向的,数据流经FPDP接口传送到DAC模块中,因此需要设计FPDP/RM或FPDP/R。数据采用单帧数据传输,每次将一个PRF中(即一个采样窗)的数据传送到DAC模块中。由于FPDP总线的宽度为32bit,时钟为40MHz(TTL电平),而IQ两路模拟输出信号需要2片AD9751,其数字输入口为4个10bit,时钟为100MHz,因此需要完成数据率和数据宽度的转换。本设计中利用RAM完成数据率转换,在FP2GA中控制RAM的写入方式完成数据宽度的转换。

每次存放一个采样窗的数据,所以乒乓结构RAM为两组2048×20bit大小的RAM。按照乒乓方式工作,其中一组接收FPDP送来的数据,同时另一组将上次接收到的数据传送给两路DAC。为了降低DAC对RAM的读写速度,每组RAM分为IQ两路。每路为20bit输出,对应于DAC的P₁,P₂输入口。因此每组RAM的组织方式为2×1024×20bit。大小FPDP送来的32bit数据中只有30bit有用,每10bit为DAC的一个输出采样点。数据率和数据转换过程如图6所示。FPDP送来的每四个32bit数据为一组,其中前两个为I路信号,后两个为Q路信号。I路和Q路的转换方法相同,本文以其中一路为例进行说明。FPDP送来的n个32bit数据,记为0,1,.,n-1,分为6个10bit记为D₀,图6　FPDP总线到DAC输入数据格式转换D₁,D₂,D₃,D₄,D₅。FPGA将这些数据分别写到两个10bit的RAM中P₁,P₂中,P₁,P₂分别对应于AD9751的两个数据输入口。RAM P₁中的数据为D₀,D₂,D₄,...,RAM P₂中的数据为D₁,D₃,D₅,...。AD9751的转换时序,这些数据在模拟端按照D₀,D₁,D₂,D₃,D₄,D₅的次序转换。

FPGA按照1100Hz PRF工作,在每900μs接收2048×20bit数据。FPDP工作在TTL电平20MHz时钟条件下,接收这些数据需要69μs,满足系统时序要求。

图6　FPDP 总线到DAC 输入数据格式转换

4　结束语

本文设计了一个带通用接口FPDP的正交IQ两路高速、高精度的DAC转换模块,其转换速率为200MSPS,精度为10bit。利用FPGA完成了整个模块的控制、RAM、和FPDP总线的设计。FPGA负责接收FPDP总线数据,将数据转换成DAC电路所需要的格式存放在片内RAM中;在系统的采样窗口内将数据送给DAC进行模数转换,完成信号模拟。
该模块不仅可以用在SAR雷达信号模拟方面,由于本模块的采样率和精度比较高也可以用在其他需要信号模拟的领域。由于FPDP为VITA的标准,有许多FPDP接口的电路模块可以选择,便于组成一个完整的处理系统。

本文利用FPGA完成FPDP接口和高速高精度DAC模块的设计,简化了系统设计。这种方法对于高速DAC,ADC模块的设计,及其他需要大量数据高速传输的领域,都有一定的参考价值。