无线局域网射频前端VCO及高速双模预分频器设计

摘　要：论述了一种应用于802.11a无线局域网射频前端高速频率合成器中两个关键模块的设计: 负阻LC压控振荡器(VCO)与高速双模分频器(DMP)的射频全芯片集成。采用0.18um CMOS工艺，1.8V 电压下进行仿真，VCO仿真偏离4.5GHz中心频率500kHz时，相位噪声为-119dBc/Hz，VCO调谐范围为15%。除8/9双模预分频器实现了高速、低抖动、低功耗设计。均方差抖动9ps，核心部分电源电流消耗3.9mA。

关键词：锁相环；压控振荡器；双模分频器

引言

对于应用于802.11a无线局域网射频前端高速锁相环型频率合成器而言，由于高频高速(GHz数量级)的特点，压控振荡器(VCO)与高速前置双模预分频器(DMP)是设计中的难点与重点。分频器采用高速双模预分频与可编程分频相结合的方案，主要原因是受到可编程分频器的上限频率的限制。VCO设计中相位噪声与VCO的调谐范围为高速GHz级VCO设计的2项重要指标，对于双模分频器而言，设计目标则为高速、低功耗、低相位抖动。

频率合成器采用传统PLL间接合成方案，系统结构由鉴频/相器、环路滤波器、压控振荡器、双模前置预分频与可编程分频器组成。本文采用新工艺、新结构围绕高速、高性能设计目标对电路进行了设计优化与改进。在采用TSMC0.18um CMOS工艺模型仿真下，VCO振荡频率为4.5GHz，相位噪声达到-119dBc@500kHz。高速双模预分频器经测试最高可工作到5GHz，均方差抖动仅仅为9ps，核心部分电源电流消耗仅3.9mA。

负阻LC压控振荡器设计

在LC压控振荡器中，通常采用有源器件产生-Gm来补偿集成电感和可变电容的电阻损失。如图1所示，本设计中同时采用NMOS与PMOS管，可以通过调整两种管子的尺寸而优化输出振荡波形，使其更对称从而减小相位噪声。除相位噪声之外，频率调谐范围是VCO设计的另一项重要指标，本设计为了进一步扩展调谐范围，以NMOS电容作为可变电容，取代了以往反偏PN 结二极管可变电容，克服了反偏PN 结二极管可变电容最大值与最小值比值小而导致调谐范围窄的缺点。本VCO中心频率4.5GHz时调谐范围仿真结果为15%，相比于本项目采用反偏PN 结二极管可变电容对比方案的10%更宽。

图1　VCO原理图

图2和图3分别为4.5GHz时VCO的瞬态仿真波形与相噪分析波形。图2中Buffer-N与Buffer-P为缓冲器输出，该缓冲器的尺寸设计主要考虑到测试仪器的508匹配及测试焊盘容性负载的影响。图3相噪分析波形显示4.5GHz时，偏移中心频率500kHz时相位噪声为-119dBc/Hz。

图2　VCO瞬态模拟波形

在LC结构VCO设计中，电感的品质因子Q值大小直接影响电路的相位噪声，但在CMOS工艺中，由于衬底的电阻率不够大，集成电感的品质因子通常较小。为了提高电感的品质因子，许多文献提出了各种方法自制电感，但由于受到仿真模型与仿真工具的限制，一般需要多次投片测试才能得到准确的结果。本文采用厂方提供的方形确定值电感，虽然电感Q值较小，但ASITIC给出的模型较为准确，仿真与测试结果匹配较好，一次流片的成功率较高。

图3　VCO相噪仿真

除8/9双模高速分频器设计

双模分频器设计方案确定之初，考虑到设计方法的通用性与IP核的可重用性，并结合本项目实际需求，最终确定了2ⁿ/2ⁿ+1模式的双模分频器方案。该方案的最大优点在于系统逻辑的稳定性与可扩展性较强，通过增加/减少异步除2分频器的级数，可以方便地改变变频模数。如可以通过简单地增加一二级异步除2分频器实现16/17与32/33双模分频。图4所示为双模高速分频器逻辑框图，该8/9双模分频器由一个同步除4/5变模分频器和一个异步除2分频器构成，其中，除4/5变模分频器由3级SCL结构的D触发器与两级或门构成。MC为0时电路完成除8分频，MC为1 时完成除9分频。图中除4/5变模分频器由于工作在除8/9双模分频器的最高频率，因此该部分电路为设计优化的重点。为进一步提高双模分频速度，实际设计中将或门与D触发器作了集成，即如图5所示集成或逻辑的D锁存器电路。电路基本采用差分结构，降低了信号的摆幅，提高了电路响应的速度。通过仿真，集成或逻辑的除8/9双模分频器其工作速度要比此前提高10%～20%，而且由于电路的简化，功耗也相应降低。

图4　双模高速分频器逻辑框图

图5　集成或逻辑的D锁存器电路结构

双模分频器中用到了大量的D锁存器，如图4中所示4个D触发器均由主从D锁存器构成。不同于典型差分结构的D锁存器设计之处，输出级本文采用了PMOS和NMOS互补耦合对结构代替了单纯NMOS耦合对结构，在保证电路速度的条件下，最大可能地提高输出信号(QP，QN )摆幅。在输出信号摆幅足够强时，该结构锁存器可以直接驱动后级负载电路而不必另行放大。图5中VB为基准电压输入，本文采用了内部分压偏置或外部参考电压输入均可的设计方法，提供给VB 稳定的基准偏置电压。

版图设计、后仿真与测试

采用0.18um CMOS工艺绘制版图并流片，版图如图6所示，其中双模分频器已经流片成功，VCO正在流片。版图设计过程中，尽可能地采用了对称结构从电路结构上减少共模干扰的影响。图7为双模预分频器提取RC的版图后仿真波形图，仿真输入为4.5GHz、振幅0.4V正弦信号。考虑到测试需要，各分频输出端口附加了缓冲器驱动电路，所以输出可见脉冲波形。双模预分频器的最高频率为5GHz，核心部分电流消耗3.9mA。

图6　VCO与DMP芯片显微照片

图8为芯片投片回来后的瞬态测试波形，输入4.256GHz频率经双模预分频(除9)级联固定分频 (除4)后的测试波形，输出频率118.3MHz，分频效果非常好。图9为4.256GHz频率除8时相位抖动测试波形，测试结果显示均方差(RMS)抖动仅9ps，约占输出信号周期的0.1%。芯片核心功耗3.9mA，含buffer时总功耗为8mA。各项测试结果与仿真结果匹配良好，测试结果表明，较好地实现了双模分频的高速、低抖动与低功耗设计。本文与传统方案相比，在综合考虑功耗、速度及工艺等多项指标兼顾的情况下，性能要更好。


图7　双模分频器后仿真波形

图8　双模8/9除分频器除9时输出测试波形

图9　4.256 GHz除8均方差相位抖动测试波形

结　论

本文主要完成了适用于802.11a射频前端PLL型频率合成器中两个重要模块的设计。在设计过程中充分考虑到了电路的性能稳定性；仿真过程中模拟验证了FF，SS和TT等各种工艺模型；对环境温度变化、电源拉偏也同时作了模拟验证；最后用一种较为成熟的芯片工艺实现了项目设计的高速、高稳定性能。