用于蓝牙射频芯片发送通道的电流驱动型7位20MHz CMOS DAC

摘　要： 介绍了一种应用在蓝牙射频芯片发送通道中的7 位电流驱动型CMOS数模转换器，采样频率为20MHz。电路设计中使用单位电流源阵列和数字同步控制单元来提高电流源的匹配性和动态范围；版图设计利用梯度和温度误差的分布规律通过误差平均化的电流源阵列布局方案来避免误差积累。 该芯片采用0.35μm 标准CMOS制造工艺，面积为0.03 mm² 。 在3.3 V 工作电压下，测试结果显示芯片的静态分辨率达到了设计目标，功耗为0.86 mW。

关键词： 集成电路；蓝牙；射频；数模转换器；电流驱动型；二进制译码

引言

随着CMOS工艺进入深亚微米，MOS器件的工作频率已达到可与双极型器件相媲美的十几GHz截止频率，单片集成CMOS射频(RF)电路已经实现。

在CMOS RF 电路中，蓝牙RF 芯片要求的信噪比相对较低，容易实现，所以单片蓝牙CMOS 集成芯片首先进入了商业市场。 蓝牙芯片由发送通道、接收通道和提供整个芯片参考电压和参考时钟的公共模块这3部分组成。 在发送通道中为了将基带输出的数字信号转换成模拟量，需要使用2个7位20MHz采样速率的数模转换器(DAC)。

常用的DAC结构主要有R-2R 权重型、电荷分配型和电流驱动型。 前两种结构匹配精度相对较高，但共同缺点是电路占用面积大，不能直接驱动负载，所以电路速度受到缓冲器带宽的限制。 电流驱动型的DAC可以直接驱动负载，速度快且效率高。现在包括蓝牙系统在内的绝大多数通信系统所内嵌的DAC都选择了这种结构。 但是这种结构的电流源匹配性不稳定，不能保证输出的单调性，在数据转换的瞬间可能产生大的电流毛刺。目前国际上提高电流型DAC 精度的方法主要有两种，分段译码和误差平均化。 分段译码造成电路复杂程度提高，面积和功耗增加，而误差平均化的代价要小得多。 本文采用后一种方法，从电路到版图的设计都遵循平均化的原则，利用误差的分布规律来实现误差补偿，提高电路精度。

二进制电流驱动型DAC 体系结构

二进制电流驱动型DAC 由二进制电流源和二进制数字输入代码控制的电流源开关对构成。 其工作原理由图1 (a) 所示。 由每位的输入代码(Di) 决定该位的电流流向，而导自电流源的电流始终处于稳态条件，与其对应的输入代码无关，从而使开关对转换的影响和瞬态热效应减至最小。

图1 (b) 是本文设计的7 位DAC 的体系结构框图。 右边的高5 位用31 路单位电流源阵列来实现，左边低2 位采用2 路二进制权重电流源，中间2 路为哑元电流。 输入码转换周期为T。 电咱在每个周期( nT ， n= 1 ，2 ，3 ， 。) 内的电流之和经过参考电压V_ref和电阻R 转换为双端输出电压V_out和V_out ，DAC 最终输出电压：


图1 　二进制电流驱动型DAC

电路设计

二进制电流源可由单位电流源并联和晶体管宽长比成比例两种实现方法。 前者得到的电流源匹配精度比后者高得多，但一个n 位的DAC需要用2ⁿ-1个共栅单位晶体管，而后一种方法只需要n 个共栅晶体管就够了。 另外，共栅晶体管的面积越大，电流源之间的匹配性也越好。 本文将这两种方法并用，且根据整个蓝牙系统对DAC 的要求合理设计了电流源晶体管的宽度和长度，以达到精度和面积的折衷。

电流型DAC 在数据转换瞬间容易产生大的电流毛刺，它限制了电路的动态范围，这也是这种结构难以达到高分辨率的重要原因。 这些毛刺主要是由于开关控制信号不同步引起的。本文引入D触发器和RS 反馈延时单元来抑制同步失真。 如图2(a)所示，D触发器用来对输入的数字信号进行同步采样，避免前端数字电路对DAC的干扰；RS反馈延时单元产生双向交叠时钟控制NMOS开关对管的导通与断开，消除开关切换瞬间可能产生的瞬时高阻态。

图2 　单位电流源

如图2 (b) 所示，DAC 的电流开关是用NMOS 对管实现的。开关管上的寄生电容在开关切换瞬间的充放电也会引起毛刺。因此设计中开关管取工艺最短沟道长度，并在保证电流切换速度的前提下，尽可能减小面积，从而缩小寄生电容达到减少沟道注入电荷的目的。

通过差分输出的结构也可以抵消一部分毛刺，同时又能减小失调电压，充分利用所有电流源提供的电流，使输出幅度翻倍，有效提高电路的效率，对电路的性能和功耗都有积极的影响。

版图设计

在电流驱动型D/A转换器中，受制版精度和光刻精度的限制，杂质浓度和氧化层厚度在芯片上有一定的梯度分布，造成芯片不同位置的晶体管的阈值电压不同。 另外，边缘效应的影响使芯片具有一定的热分布，中心和周边位置的电流源会发生偏差。

虽然以目前的工艺水平还无法解决以上问题，但由于这两类误差分布都有一定的规律，所以可以利用误差平均化有效地抑制这些误差的积累，降低它们对电路精度的影响。以一维电流源阵列为例，图3介绍了3种不同的布局方案，图3中每一个小方块代表一个单位电流源MOS管，方块中的数字标志着控制此单位电流源流向的二进制输入码的权重。 第1 种方案将电流源从左往右按其输入码权重大小排列。第2种方案将最高位控制的电流源置于阵列的中间，其余位左右对称分布。 第3种方案则将每位输入码控制的所有单位电流源均匀地分布在电流源阵列中。

误差积累和及其对积分线性度( INL) 影响的衡量方法，经过计算后发现：第1种布局方案对应的积累误差最大，线性度最差；第2种方案虽大大减小了梯度误差对线性度的影响，但其引起的温度误差积累却很严重；而第3种方案则有效地实现了温度和梯度误差的平均化，得到的线性度也最佳，本文采用第3种布局方案。

图3 　三种电流源阵列布局方案

电流通过电源线时会产生压降，使每个单位晶体管上的实际栅源电压出现差异，所以在版图设计中可将上述的第3 种方案推广到二维，使整个电流源阵列紧密地集中在一个区域内，并在其周围加上一圈哑元管进一步减小边缘效应的影响。 所有的开关对管尽可能均匀地分布在电流源阵列的外围。

测试结果

图4(a)是DAC的芯片照片，该芯片采用TSMC 的0.35μm 标准CMOS 工艺实现。 通过VerilogHDL语言编程并下载到FPGA，产生时钟控制的数字信号作为DAC的输入，电路的输出用示波器进行跟踪。 由图4(c)和(d)可见，电路输出满足了单调性的要求。 随着输入数字信号的变化DAC的输出台阶均匀递增。 受测量所用电压表的最小分辨率限制，测得的每个台阶的电压值不够精确，凡是台阶实际误差在0.5 LSB以内其测得的误差值均为0.5 LSB。通过测量值可以得到DAC微分线性度(DNL)的浮动范围。 由图4(b)可以看到，当输入码的值在9～121之间时，电路的DNL保持在±0.5 LSB的范围内，达到了7 位分辨率的设计目标。

由图4 (b) 和(c) 可以看到，输入码在0～8 或122～127 的区间内DAC 的输出出现了截止。 经过对电路的重新仿真和分析，发现这是DAC 的输出幅度超过了后端所接电路的工作容许范围所造成的。 受整个蓝牙芯片的面积限制，DAC与后端所接的混频器Ⅰ2Ⅴ转换电路共用一个测试端点，所以虽然DAC输出正常，但从混频器的测试端得到的输出却出现了截止现象。 接下来将对DAC 的输出幅度和混频器Ⅰ2Ⅴ转换电路的工作范围作进一步协调，以期得到理想的结果。

图4 　DAC 测试结果