CDMA手机卷积码编码器的设计与FPGA的实现

摘要：阐述了卷积编码的原理和CDMA手机卷积码编码器。在MAX+PLUS2软件平台上,给出了利用现场可编程门阵列器件设计的卷积码编码器电路,并进行了编译和波形仿真。综合后下载到可编程器件EPF10K10LC84-3中,测试结果表明,达到了预期的设计要求。

关键词：卷积码编码器; CDMA手机;现场可编程门阵列

数字通信系统进行数据传输时,不可避免地会在接收端产生差错,为了降低误码率,通常采用前向纠错编码(分组码或卷积码)的方法来纠正在传输过程中产生的误码。

1　卷积编码的原理

卷积码(又称连环码),是由伊莱亚斯(P.Elis)提出的一种非分组码。它把k比特信息段编成n比特的码组,该码组不仅同当前的k比特信息段有关,而且还同前面的(N-1)个信息段有关联(N为大于1的整数)。通常,把卷积码记作(n,k,N),其中k为输入码元数,n为输出码元数,N为约束长度,表示编码器的存储器级数。卷积编码属于信道编码,主要用来纠正码元的随机差错,它是以牺牲效率来换取可靠性,利用增加监督位,进行检错和纠错。

卷积码编码器是一个由k个输入端、n个输出端,且具有(N-1)节移位寄存器构成的有限状态记忆系统,通常称为时序网络,其原理如图1所示。

图1　卷积码编码器原理图

2　CDMA手机卷积码编码器

CDMA系统是在扩频通信基础上发展起来的一种新的无线通信系统,其反向信道(又称上行信道)是由手机发射,基站接收。为了提高反向信道信号的抗干扰能力,采用码率为1/3的卷积编码器,即输入一个码元,编码器相应输出3个码元。约束长度为9,即前后9个码元有关联。因此,它包含8级移位寄存器和3个模2加法器,电路组成如图2所示。

图2　CDMA手机卷积编码器

由图2可知,该编码器是一个(3,1,9)卷积编码器,即k=1(1个输入端)、n=3(3个输出端)、N=9(8级移位寄存器)。
若输入信息序列为:U=(u₀u₁u_2…),则对应输出为3个码字序列:
C₀=(c⁽⁰⁾₀c⁽⁰⁾₁c⁽⁰⁾₂…),　　C₁=(c⁽¹⁾₀c⁽¹⁾₁c⁽¹⁾₂…),　　C₂=(c⁽²⁾₀c⁽²⁾₁c⁽²⁾₂…).

其相应编码方程可写为:　C₀=U*G⁽⁰⁾,　　C₁=U*G⁽¹⁾,　　C₂=U*G⁽²⁾.

式中“*”表示卷积运算,G⁽⁰⁾,G⁽¹⁾和G⁽²⁾表示编码器的3个冲激响应。编码输出可由输入信息序列U和编码器的3个脉冲冲激响应的卷积得到,故称卷积码。由于编码器有8级寄存器,所以冲激响应至多可持续到9位,图2所示卷积码编码器的3个冲激响应可写成:
G⁽⁰⁾=(101101111),　　　G⁽¹⁾=(110110011),　　　G⁽²⁾=(111001001)1

若输入信息序列为:U=(10001),则:
C₀=(10001)*(101101111)=(1011110011111),
C₁=(10001)*(110110011)=(1101010000011),
C₂=(10001)*(111001001)=(1110101011001).

经过并串转换,最后输出的码字为:C=(111011101110101110001000101101100110111).

3　基于FPGA实现的CDMA手机卷积码编码器

FPGA是现场可编程门阵列的简称,它是20世纪80年代中期出现的高密度可编程逻辑器件,一般由3种可编程电路(即可编程逻辑块CLB,输入/输出模块IOB和互连资源IR)和一个用于存放编程数据的SRAM组成。它可利用EDA技术中的MAX+PLUS2作为开发工具,将设计的电路图或硬件描述语言编写的程序综合成网表文件写入其中,制成ASIC芯片。FPGA的突出优点是可反复编程,系统上电时可加载不同的配置数据,从而令其完成不同的硬件功能。这种配置的改变甚至可以在系统的运行中进行,因而具有较大的灵活性。

图3　利用FPGA设计的CDMA手机卷积码编码器电路

基于FPGA设计实现的CDMA手机卷积码编码器电路如图3所示。卷积编码器的引脚关系为:引脚DIN表示数据输入,引脚CLK1表示“并串转换”输入时钟,引脚CLK表示数据时钟输入引脚(它可由CLK1三分频得到),引脚DA0表示卷积编码器输出码字C0的数据,引脚DA1表示卷积编码器输出码字C1的数据,引脚DA2表示卷积编码器输出码字C2的数据。引脚DAOUT表示卷积编码器经并串转换,最后输出码字C的数据。

8级移位寄存器从MAX+PLUS2器件库中调用一个串入并出移位寄存器74164实现;7级模2加、6级模2加和5级模2加分别从MAX+PLUS2器件库中调用3个8级异或门“XOR8”(也可由两个4级异或门“XOR4”和一个异或门“XOR”组成);两个D触发器“DFF”和一个2输入与非门“NAND2”组成模3时序控制单元,给3位并串转换“并串3”的STLD管脚提供时序信号;CLK1是输入时钟,CLK是CLK1的三分频时钟;编码器的3个输出码字和并串转换后的输出码字之后各增加了一个D触发器“DFF”,其作用是利用D触发器的输入端对毛刺信号不敏感的特点,去处FPGA器件输出引脚上可能产生的毛刺。

3位并/串转换“并串3”是从MAX+PLUS2器件库中调用3个D触发器“DFF”、6个与门、3个或门、一个非门设计而成,电路如图4所示。

图4　三位并/串转换电路图

4　实验结果

利用MAX+PLUS2开发工具对所设计的CDMA手机卷积码编码器进行编译和仿真,仿真波形如图5所示。其中“D N”是数据输入端,系统输入的数据比特若为“10001”,经卷积码编码器后,“DA0”延时约150ns后输出的数据比特为“1011110011111”;“DA1”延时约150ns后输出数据比特为 “1101010000011”;“DA2”延时约150ns后输出数据比特为“1110101011001”;“DAOUT”延时约150ns后输出数据比特为“1110111011101011100021000101101100110111”,仿真结果表明:编码器输出数据与理论计算完全一致。然后将综合后生成的网表文件通过ByteBlaste下载电缆,以在线配置的方式下载到EPF10K10LC84-3器件中,从而完成了器件的编程。上电后,在输入端加入待编码信息,用数字存储示波器测试编码器输出,实测结果完全正确,达到了设计要求。

图5　CDMA手机卷积码编码器仿真波形

5　结束语

以上结果表明,利用FPGA器件可方便地设计出卷积码编码器。文中只讨论了CDMA手机卷积码编码器的设计,使用类似的方法,可设计GSM手机卷积码编码器以及相应的卷积码译码器。