0.25μmCMOS工艺10位100MHz流水线型ADC设计

摘要：采用流水线结构完成了一个10位精度100MHz采样频率的模数转换器的设计。该模数转换器采用采样保持电路、8级1.5位和最后一级2位子模数转换器的结构，电路使用全差分和开关电容电路技术。芯片采用台积电（TSMC）0.25μmCMOS工艺，电路典型工作电压为2.5V，在室温下，输入信号为5MHz，采样频率100MHz时信号噪声失真比为59.7dB。

关键词：流水线；模数转换器；采样保持

引言

流水线ADC由于其分级转换、流水线操作的特点，在实现较高精度的同时，仍可以保持较高的速度和较低的功耗，可以在速度、精度、功耗和芯片面积之间达到最好的折衷。本设计采用台积电（TSMC）0.25μmCMOS工艺，电源电压2.5V。设计的目标是采用流水线结构实现一个10位转换精度、100MHz采样频率的模数转换器。

流水线ADC的结构

如图1所示，流水线模数转换器由最前端的采样保持电路、9级流水线模块以及数字校正电路和延时对准寄存器阵列组成。除了最后一级外，流水线每一级的结构基本相同，都是由一个内部采样保持电路（S/H）、一个低分辨率的子模数转换器、一个恢复子数模转换器、一个减法器以及增益放大器组成。

本文实现的10位精度的模数转换器，是采用典型的每级1.5位分辨率的9级流水线结构。1.5位是指有效输出为1位，冗余位为0.5位。每级1.5位分辨率的流水线结构有很多突出的优点：每级的子模数转换电路只需要两个比较器，每个比较器只需要两个比较电平，并且在把数字电平转换成模拟量的过程中，只需要V_ref+和V_ref-两个参考电平。这样可以简化余量增益电路（MDAC）的设计，同时这种结构的级间增益为2，这使得采样保持放大器在给定功耗下可以获得最大的带宽。

电路实现

这里介绍实现流水线模数转换器的关键电路：采样保持电路，运算放大器，子模数转换电路，余量增益电路。

采样保持电路
采样保持电路是大多数数据采集系统，尤其是模数转换器中极其关键的模块。采样保持电路在采样周期时，对输入的模拟信号准确采样；在保持周期时，将采样结果保持一段时间。对后续电路来说，它们的输入仅是直流电压值，这就大大降低了整个系统对后续电路的带宽要求。采样保持电路的速度和精度决定了整个模数转换器的速度和精度。为了达到10位的精度和更好的电路性能，本文使用了全差分结构的底极板采样技术和电容翻转式采样保持电路结构。其电路和时序图如图2所示。

该电路工作在采样和保持两个阶段：采样阶段，clk1，clk1_p，clk1_pp为高电平，clk2为低电平，此时输入信号存储在电容上，clk1_pp先于clk1_p和clk1截止，clk1_p先于clk1截止；保持阶段，clk1、clk1_p、clk1_pp为低电平，clk2为高电平，存储与采样电容的电荷传输至采样保持电路的输出并驱动下级负载，该电路的增益为1。本设计中，采用两个提前截止的时钟clk1_pp、clk1_p是为了减小开关沟道电荷注入的影响。

采样电容和积分电容均采用具有较高匹配度的MIM（metal-insulator-metal）结构。本设计中，在输入信号处采用了栅压自举开关。目的是使栅源电压增大（相对于没有自举的情况），从而实现低的开关导通电阻，可改进开关的线性度，进而可提高精度和输入信号带宽。

运算放大器

采样保持电路的核心是运算放大器的设计。流水线模数转换器的采样速率是由放大器的稳定时间确定的。而放大器的稳定时间是由转换速率和增益带宽（GBW）决定。本设计采用全差分套筒式增益自举运算放大器，这种结构的优点是具有高的直流增益和增益带宽，如图3所示。其中A1和A2是增益自举辅助放大器，增益自举技术将N3，N4，P1，P2的跨导由g_m提高到（A+1）g_m，输出电阻相应提高（A+1）倍。

仿真结果表明，该放大器在2.5V电源电压，2pF电容负载下，增益带宽积为931MHz，直流增益为96dB，相位裕度为69°，主放大器尾电流为4mA。满足系统对放大器的要求。

子模数转换电路
子模数转换电路包含两个比较器以及编码电路，相当于一个以±V_ref/4为阈值电压的全并行模数转换器（FlashADC）。本设计采用电荷分配型比较器，结构为预放大器加锁存器（preamp+latch）。工艺上，电容具有良好的匹配度，因此本设计使用电容提供阈值点。电路工作在双向非交叠时钟下。如图4所示。

当clk2 为高电平时，V_ref 对C 充电：

当clk2下降为低电平后，C右边极板的电荷保持不变；当clk1为高电平时，C上的电荷分配到3C 两端，C两端的电压将下降为：

式中，V+表示比较器正端的输入电压。可得

同理在比较器的负输入端，

⑶式和⑷式相减，得

由此式可知，比较器产生＋V_ref/4的阈值电压。子模数转换器需要两个比较器，需产生两个比较阈值电压+V_ref/4和-V_ref/4。如果要得到阈值为-V_ref/4的比较器，只需把图4中V_ref＋和V_ref－对调即可。

电荷分配型比较器通常具有高速和低回踢噪声的优点，但是由于使用了预放大器而引入了静态功耗，因而缺点是具有较大的功耗。

余量增益电路设计
图1虚线框内单级电路中，采样保持电路、减法器、放大器可组成一个整体，称为余量增益电路。1.5位/级的流水线模数转换器的每一级流水线模块需要实现两倍增益的采样保持以及与子模数转换器输出相减的功能。在开关电容电路中，这样的功能可以用图5的全差分结构实现。其中由clk1控制的开关采用栅压自举开关。

该电路的工作可表示为

由式⑹可知，增益值由C_s和C_f两个电容决定，而D_i是由子数模转换电路决定。

余量增益功能与减法的实现电路类似电荷转移型采样保持电路。在采样周期时，电容C_s和C_f采样前一级输入信号，在下一个周期数模转换器的输出加在采样电容C_s的底极板，同时C_f也接到运放的反馈通路中，根据电荷转移原理，在这个周期中实现了两倍增益和减法的功能。

误差分析

采样保持电路在采样周期，采样开关会引入kT/C噪声；保持周期，运算放大器和开关都会引入噪声。对每级而言，更关心的是信号输入端的等效输入噪声，可表示为

式中V_o,sh为采样保持电路的输出端等效噪声，V_o,stagen表示第n级的信号输出等效噪声，其值可由式

计算得出，β为每级电路的环路反馈系数。由于后级电路对输入等效噪声的影响较小，因此很多产品引入了电容缩减技术以求降低功耗，电容缩减技术需要在功耗和输入等效噪声之间有一个很好的折衷。除了噪声以外，电路中还有很多误差源，比如子模数转换器中比较器的输入失调、latch信号的时序误差、基准电源的偏移、电荷分配用电容的匹配度等；余量增益电路中运算放大器的非理想特性（有限增益、有限带宽、有限输入电流、输出电阻、输入寄生电容和输入失调）、电容之间的匹配度及基准电源的偏移。其中，余量增益电路和子数模转换器通常是非线性的来源，电容的匹配是最大的误差源。因此，在电路设计上使用各种各样的数字、模拟校准技术[4]如电容平均技术、模拟自校准技术、数字自校准技术等，来降低误差。

结论

模数转换器的动态参数如无杂散动态范围（SFDR）、信号噪声失真比（SNDR）通常包含噪声、谐波失真、动态非线性、采样时间不确定性等信息。该性能参数均与采样时钟和输入信号相关，通常情况下动态参数的测试输入模拟信号为一个正弦波，其频率需满足一致性采样原则。输入一个单一频率的正弦波信号，采集输出信号数据点，并作快速傅里叶变换（FFT）计算各个动态参数。

图6所示为输入信号f_in为5MHz，采样频率f_s为100MHz，采样点数为2048时的傅里叶变换的频谱结果输出。由图可知，无杂散动态范围（SFDR）为97.1dB，经过MATLAB计算可得出信号噪声失真比（SNDR）为59.7dB，此时有效位数（ENOB）为9.6位，达到了本设计的设计目标。经过仿真计算，电路在工作电压2.5V、室温下的功耗为102.6mW。