10G以太网接入系统中的CRC编解码器设计方案

10G以太网接人系统所需接口速率高达10Gbps以上。从降低系统功耗和芯片制造成本的角度考虑希望接口能工作在200MHz以下。采用并行化设计虽然可以降低系统时钟频率，但也从以下两方面增加了设计难度。首先，数据通路的并行程度越高，对它的控制就越复杂。系统采用8字节并行数据通路，则发送的以太网帧可能在8个并行字节中的任意一个位置上结束，控制逻辑的设计就必须考虑所有这些可能性并逐一做出相应的处理。其次，系统中的CRC编码器、扰码器等的设计须采用并行算法。为了满足IEEE802．3协议对以太网帧CRC编码的要求，实际的编解码器模块还需要能对输入输出信号进行任意字节数的求反运算。考虑到10G接入系统的复杂性，该模块功能应该高度集成化，以便用宏信号端口对其进行操作。在对收到的以太网帧进行校验时，没必要先计算不包括FCS域的序列的CRC编码(结果取反)再与FCS域做对比。在编码正确且没有误码的情况下，对整个以太网帧(包括FCS域)进行结果不取反的CRC编码的结果应该为序列0xC704DD7BH。采用这种判别方法，无需在帧的结束前停止计算CRC编码，因而可以大大简化电路设计。