高频锁相环的可测性设计

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作者：时间：2008-07-14 14:08 来源：52RD硬件研发

可测性设计（Design for Test，DFT）最早用于数字电路设计。随着模拟电路的发展和芯片集成度的提高，单芯片数模混合系统应运而生，混合电路测试，尤其是混合电路中模拟电路的测试，引起了设计者的广泛关注。边界扫描是数字电路可测性设计中常用的技术，基于IE EE1149

锁相环

　　锁相环路是一个能够跟踪输入信号相位的闭环控制系统，它在很多领域都有广泛的应用；比如调制解调、频率合成、精密仪器测量、FM立体声解码等。锁相环的应用如此广泛是由其独特的优良特性决定的。它具有载波跟踪特性，作为一个窄带

锁相环 V600ME14 滤波器 2011-04-14

　　1 引言　　作为数字通信网的基础支撑技术，时钟同步技术的发展演进始终受到通信网技术发展的驱动。在网络方面，通信网从模拟发展到数字，从TDM网络为主发展到以分组网络为主；在业务方面，从以TDM话音业务为

时钟同步钟源锁相环 2010-12-09

　　在模拟/数字转换中，最理想的是能够利用最少导线便可将数字数据进行下传。有时可以采用输出串行数据的模拟/数字转换器，这当然是解决这个问题的一个办法。但这个解决方案本身存在问题需要解决。可以输出串行数据的模拟/数字转换器

电磁干扰 LVDS 接收器锁相环 2010-07-12

摘要：介绍了一种超宽带雷达信号波形产生器的设计与实现，信号由DDS+PLL+混频器产生。该产生器采用高性能数字锁相环芯片Q3236、压控振荡器Q3500-0916T和混频器IAM-81008构成核心单元，利用新型低频和

超宽带直接数字合成锁相环雷达信号 2009-09-10

0 引言电荷泵锁相环是闭环系统，系统各个部分都是一个噪声源，各部分噪声的大小不仅与电路本身有关，而且还与环路带宽等因素有关。因此，设计时必须分析其各频率范围内噪声源影响力的大小

锁相环相位噪声环路带宽 2009-08-27

　　1 引言　　锁相环路(PLL)是一种能够跟踪输入信号的闭环自动相位控制系统，其理论基础为自动控制理论。锁相环具有载波跟踪特性，可提取淹没在噪声之中的信号，制成高性能的调制器和解调器；用高稳定度的振荡器做参考频率

CMOS 电荷泵锁相环 2009-06-24

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