建立基础——用于基带的标准 sRIO 功能

　　编者按：sRIO 一直以来都是用于嵌入式器件中的低延迟、高可靠性互连。今天，这些器件继续进化，出现了第二代和第三代交换器和端点器件。目前的器件可提供超过所需sRIO 规范子集的改进—包括可选sRIO 扩展规范以及专有功能集。本刊将于七、八、九月连载三篇系列技术文章，深入讨论sRIO 技术。其中，第一篇文章将详细分析标准 sRIO 功能在基带中的应用，为下一步继续讨论如何利用预处理能力改善交换器和数据通道作铺垫。第二篇文章将进一步讨论第二代和第三代器件如何提供更多的专有特性，以进一步增强 3G+ 基带的性能和功能。第三篇文章将主要探讨如何改进第二代和第三代sRIO 器件，以提高 3G+ 基带处理能力的方法。

　　今天，串行RapidIO(sRIO)已经成为所有设计人员理想的嵌入式互连选择。推动其广泛采用的最大动力是无线电信基础设施，尤其是基带。该事实的证据来自全球各大 OEM 厂商，他们已在量产基于sRIO 规范 1.2 和 1.3 版本的系统设计。

　　sRIO凭借元器件中的低延迟、高可靠性互连。现在，这些器件继续进化，出现了第二代和第三代交换器和端点器件。目前已被广泛应用，可提供超过所需sRIO 规范子集的功能——包括可选sRIO扩展规范以及专有功能集。本文是讨论sRIO标准系列文章的第一篇，此文将详细分析标准 sRIO 功能在基带中的应用，为下一步继续讨论如何利用预处理能力改善交换器和数据通道作铺垫。

　　sRIO概述

　　sRIO 使基于交换器的对等网络标准化(见图1)。事实上，交换器本身的基本要求和功能根据规范都是标准的。基于sRIO 的交换器可实现最佳的延迟和吞吐量，以及灵活的网络拓扑结构。这些交换器可以按照先进电信计算架构(ATCA)或微型电信计算架构(microTCA)等标准提供灵活的模块化背板支持。

图 1  简单 RapidIO 系统框图。典型的 RapidIO 网络是由多个端点器件和一个或多个交换器件组成，它们是以高速串行接口互相连接的。RapidIO 规范在端点及交换器中实现了 RapidIO 功能和标准化。

　　该sRIO标准通过采用多点传送事件控制符，实现所有器件的同步，特别是端点。主机产生控制符，而交换器需要通过交换器本身，以最低的延迟将这些控制符转发到其输出端口上的目的地。这种能力在基带帧同步过程中保持所有元件的同步非常有用。

　　所有基于 sRIO 的器件均可最低限度地提供接收器控制的流量控制。这保证了器件能够以硬件物理层的输入端口解决流量拥塞问题，而不会丢失数据包。而且每次处理都用一个处理 ID 来跟踪，对送出包的响应也用该处理 ID标注。这样，背压和处理完成都是在物理层处理的，可将拥塞状态下的响应时间缩至最短，包的发送也可得到保证。

　　规范中的另一个标准是门铃包。这些包在sRIO 系统中扮演端点中断的角色。在基带中，数字信号处理(DSP)使用这些中断来表示一个完整的 IQ 数据块已经收到，处理也将开始。主处理器可使用门铃来通知某个给定的系统事件。

　　基带中的应用

　　与ATCA标准相比，sRIO标准既可以实现模块化而且还有助于硬件的可扩展性。利用该灵活性的优势，原始设备制造商(OEM)能够节省成本，并支持多种无线标准。已经出现的理想架构是集合到单个交换主板上的四个或更多数字信号处理器的多个基带卡(见图2)。

　　多家供应商现已开始提供具有 sRIO 互连的旗舰 DSP 产品。这些 DSP 利用多个高性能的直接存储器(Direct Memory Access，DMA)存取引擎，将数据从内部存储器传输到 sRIO 端口，能最大限度扩大端口吞吐量。而且大多数器件都分配了多个器件 ID，这有助于它们成为“单点传送 ID”的唯一目标，或者在多个 DSP 配置了相同“多点传送 ID”的情况下，成为多点传送的接收者之一。此外，一些 DSP 可提供能够接收任何目标 ID 包的混杂模式。这种灵活性对于支持特定 DSP 的控制流量和上行数据非常重要，该数据往往是多点传送到多样性 DSP 的。这种混杂模式在要求有复杂数据通道的系统中也非常有用，因为它能缓和路由限制。

　　除了DSP 阵列之外，FPGA 通常还可提供基带协处理功能，以实现高度平行的信号处理。一般说来，FPGA作为单个 sRIO 端口的旁视器件，偶尔与含有两个 sRIO 端口的数据通道一起使用。由于实现多 sRIO 端口和交换结构的成本较高，FPGA 一般不用于交换。

　　FPGA 提供一定程度的物理层控制来形成系统流量，这样有助于在实现内嵌时优化系统性能。这对确保接收处理器或预处理器合适的包间距(Inter-Packet Gap，IPG)计时至关重要。在基带中采用FPGA器件能进一步减少端点间的流量，确保流量间隔的一致性，而不会发生流量突发的情况。例如，考虑到 DSP首要的数据传输机制是 DMA，而 DMA 往往会以最快的速度引发长数据包。这种“引发”会导致接收端点或交换器的拥塞，最终可能迫使流量从 DSP 重新发送。提供一致的 IPG 能够使流量更好的运行，有助于处理端点，避免输入缓冲器溢出和导致重新发包。通过向 FPGA 的物理层因特网协议(IP)提供包间闲置时钟周期，可以实现IPG 的高分辨率控制。

　　基带卡上至少可以执行一个主处理器，进行系统运行和维护，并提供控制信息。为满足基础设施的可用性需求，双主机可以由具备所有合适仲裁功能的 sRIO 进行定义。

　　为了满足上行系统中的帧延迟要求，或者作为一个全局存储器，都需要执行支持 sRIO 持续高吞吐量速率的大型缓冲器。例如，对 IDT 实现方法来说，像这样的器件是在基带板上执行的。为了支持给定平台上的多个标准，这个可选缓冲器元件也许会做成模块化。许多 OEM 厂商已经开始认识到对这种分立式缓冲器的需求。

　　系统设计师必须意识到，利用端点存储器(如 DSP 存储器)作为中央存储空间的方法可能导致端点的端口拥塞。如果拥塞严重的话，最终将影响端点的真正价值。而将存储器需求卸载到一个独立的器件可以缓解这个瓶颈问题。在决定全局共享端点存储器是否合适的时候，应该对端点的端口带宽要求进行周到的系统设计考虑。

　　结语

　　随着sRIO 标准越来越多的在无线电信基础设施等应用中采用，完全理解标准以及各种设计考虑因素对系统设计师来说变得越来越重要。这在设计高端 3G+ 应用的时候尤其有用。合适的sRIO 标准的执行有助于实现比 sRIO 规范更高的可配置性。