| |
| VeriSilicon携手SMIC共同推出0.13μm低漏电工艺标准设计平台 |
| 作者： 时间：2006-09-15 来源: |
| |
ASIC设计代工厂、为全球客户提供半导体库和IP设计及制造服务的芯原股份有限公司(VeriSilicon )和全球领先的代工厂之一中芯国际集成电路制造有限公司(SMIC)日前共同宣布，推出用于中芯国际0.13μm低漏电工艺的芯原标准设计平台(Standard Design Platform，简称SDP)。该SDP包括用于单端口和双端口静态存储器(SRAM)的存储器编译器、扩散可编程只读存储器(ROM)、双端口寄存器文件编译器、标准单元库以及I/O单元库。
这种新的SDP被特别最优化，适用于低漏电和低电源，并且已经通过中芯国际的0.13μm Low Leakage Silicon Shuttle Prototyping Service在硅中得到证明。此外，这种SDP支持业界领先的EDA工具，包括Cadence、Synopsys、Magma和Mentor Graphics。
芯原董事长、总裁兼首席执行官Wayne Dai博士表示：“全球数百个客户已经将芯原的SDP用于他们的设计中，许多复杂的百万门的系统级芯片(SoC)已经实现了首个硅成功并且开始了批量生产。我们已经为这种新推出的SDP开发了低漏电和低电源技术、特别为中芯国际的0.13um低漏电工艺进行了优化；这项技术能显著降低集成电路(IC)电能消耗，从而实现电池支持的应用产品(如手持设备)的优化使用。”
中芯国际总裁兼首席执行官Richard Chang则表示：“我们感谢我们战略合作伙伴之一，芯原不断地在技术组合改进中提供巨大支持，从而使我们能更好地为我们的中国及全球客户服务。在技术的飞速发展中，中芯国际意在与芯原紧密合作，以为技术最前线提供合作的优势。”
|
|
|
|
|
