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高频锁相环的可测性设计
作者：    时间：2008-07-14  来源:  52RD硬件研发  

      可测性设计（Design for Test，DFT）最早用于数字电路设计。随着模拟电路的发展和芯片 集成度的提高，单芯片数模混合系统应运而生，混合电路测试，尤其是混合电路中模拟电路的测试，引起了设计者的广泛关注。边界扫描是数字电路可测性设计中常用的技术，基于IE EE1149
标签：  锁相环
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