莱迪思推出ispCLOCKTM高性能时钟发生器器件

莱迪思半导体公司（NASDAQ:LSCC）今天宣布推出其革命性的ispCLOCKTM在系统可编程时钟发生器器件新系列。ispClock5500系列中的第一批器件：10输出的ispClock5510 和 20 输出的 ispClock5520将一个高性能的时钟发生器和一个灵活的通用扇出缓冲器合成在一起。采用了一个高性能的锁相环以及时钟乘除工具，该片上的时钟发生器可以提供多达5个频率范围从10MHz到320MHz的时钟。无论是单端还是差分信号模式，通用扇出缓冲器都可以驱动多达20个时钟网络，并且每一个输出都是可控的，用以改善信号和时序的完整性。在支持电子线路板上高性能时钟网络的设计中，该新器件提供了空前的性能和灵活性。这种新产品系列标志着莱迪思的可编程混合信号技术在时钟集成电路市场上的第一个应用。该市场约10亿美元，并且预计在今后四年中每年增长20%。

完整时钟树设计的第一个单片解决方案

在器件内部，七个五位计数器（输入、反馈和五个输出）为输出频率的选择提供了精密的间隔度。无论所处的板块和频率，此高性能的通用扇出缓冲器最大的管脚至管脚的歪斜为50ps，最大周期-周期（峰-峰）输出抖动小于100ps。每个时钟网络的输出歪斜可以进一步以200ps的延时增量（提前或滞后）进行控制，以此补偿电路板上时钟网络走线长度的差异。此外，参考输入和通用扇出缓冲器均可以用不同的电平支持一系列流行的单端和差分逻辑标准（LVCMOS, LVTTL, HSTL, SSTL, LVDS, LVPECL）。输入终端和每个输出的输出阻抗可以单独调整以匹配各自的走线阻抗，其结果可以保持时钟网络高度的信号完整性。

“莱迪思正将集成性、在系统可编程性和出众的性能拓展至时钟管理领域。”莱迪思半导体公司市场副总裁Stan Kopec说。“历史上，在时钟层次的不同层面上，时钟网络的设计采用多片功能有限的器件来实现。新的ispClock器件是采用单芯片方便而精确地解决完整时钟树设计问题的第一个产品。”

对传统时钟网络设计的一个全面的改进

传统上采用诸如扇出缓冲器、时钟发生器、延时线、零延时缓冲器和频率合成器等简单元件来设计时钟网络。由不等的PCB走线长度引起的时序误差可采用弯曲的走线布局来实现走线长度匹配。通过尝试和对一系列电阻的误差选择来减小走线阻抗的不匹配。

与之相反，ispClock5500器件通过一个可编程的歪斜特性来补偿由时钟网络的走向长度差异引起的时序误差；对每个输出的特性进行编程以达到所需的输出阻抗来匹配走线阻抗；对输出的开关速度或摆率进行编程来减少电磁干扰。其结果是节省了电路板的面积、改善了信号的完整性、简化了时钟网络的层次、改进了时序的一致性以及降低了成本。

ispClock5500器件的可以存储多达四种时序及输出配置、并且能在它们之间方便地切换的能力进一步拓展了它的效率：能支持宽裕时钟余量（在电路板上以高于典型频率运行以评估设计的牢靠性）和功率管理（在低于临界工作的情况下，调到高效、低频档以降低动态功耗）。通过芯片上边界扫描口的在系统可编程能力，可以帮助调试复杂的时序问题以及对个别的网络时序进行调整从而取得最佳性能。

PAC-Designer® 软件

莱迪思的基于PC的混合信号设计工具——PAC-Designer 3.0版软件，提供了简单而直观的下拉式菜单用以配置ispClock5500器件的所有可编程特性。此外，诸如Skew Editor，Frequency Calculator 和 Frequency Synthesis等工具可以方便地配置各种计数器，从而让锁相环在它最佳的范围内工作。通过PC的并口，设计配置能被迅速地下载到ispClock5500器件中。