摘 要：本文介绍了高速ADC AD9430的功能，详细说明了使用高速FPGA来控制AD9430构成高速(140MSPS)、高精度(12位)数据采集系统的设计方法，并给出了具体实现的系统框图和测试结果。
关键词：数据采集；FPGA；AD9430
引言
结合实际任务的要求，本文提出了一种基于AD9430的高速数据采集系统，主要用于采集雷达回波。在这个系统中，选用高速逻辑器件控制A/D转换和FIFO存储，同时通过FPDP(Front Panel Data Port)总线将采集的数据发送出去。由于系统中的信号采集与数据传输独立于微机的CPU，从而大大地提高了数据采集与传输的速度。
AD9430的主要特性
AD9430是ADI公司推出的一款12位高速、低功耗ADC。它采用3.3V单一电源供电，其最高转换速率能够达到210MSPS，而且在较宽的频带范围内仍然具有较好的动态特性。AD9430片内自带的采样保持器、参考电压源和数据时钟输出信号则为系统设计提供了更加简捷的解决方案。
AD9430有两种数据输出接口模式，即双端口3.3V CMOS输出和LVDS输出。AD9430正常工作后，每个时钟周期进行一次A/D转换，在时钟信号的上升沿对输入模拟信号进行采样，通过内部缓冲、采样保持器和编码之后，转换结果被锁存到输出寄存器，而且AD9430的输出数据存在固定的流水延迟。
采集系统的构成及工作原理
系统的结构如图1所示。
所有系统时序和控制逻辑统一由FPGA产生，同时FPGA还完成采集数据的打包，形成一定的数据帧格式。另外，和微机的接口通过ISA总线相连，FPDP接口则用于高速数据的硬盘存储。
系统上电后AD9430一直工作，当系统检测到同步脉冲后开始启动内部延迟计数，采样点数和延迟时间可以通过上位机程序设定。当延迟计数减至零后开始存储采集数据，在存储数据的同时，FPDP总线将存储在FIFO内部的数据发送给数据存储卡。在系统检测到下一个同步脉冲后进行下一次数据采集过程。
高速数据采集系统的实现
A/D转换电路的设计
通过表1可以将AD9430的几个控制信号引脚配置为指定的工作模式，本系统按照表1中说明的电平值进行配置。
另外，模拟前端采用变压器(ADT1-1WT)耦合，通过变压器将单端输入中频信号转换为差分信号后送给ADC的差分输入端。数据同步输入信号通过上电复位信号来实现，它可以用来控制AD9430的开/关。
采样时钟包括内、外时钟两种模式，内时钟由板上具有高稳定度的温补晶振提供，板上晶振输出信号为140MHz的正弦波。由于内、外时钟都是单端输入，因此需要进行T/E变换之后才能作为AD9430的采样时钟，而T/E变换则可以通过Synergy公司的SY100EL15L芯片来实现。
数据缓存电路
AD9430在CMOS工作模式下，时钟信号二分频后由DCO+和DCO-两端口输出，该数据时钟输出信号可以直接作为数据锁存时钟，而且时钟失真很低。由于AD9430数据转换输出的速度非常快，因此，在各输出端口还应另加锁存电路，以确保FIFO所接收数据的正确性。
本设计中FIFO选用IDT72V36110，它是IDT公司推出的低功耗、大容量的同步FIFO，其存取时间为7.5ns，容量为128K×36Bit，可以满足AD9430输出数据对存取时间的要求。最重要的是它能将并行存储的采集数据按照采样点的顺序依次读出。
接口电路设计
接口电路主要包括以下两个部分：
ISA总线接口
ISA总线在本系统中的作用包括电源供给、I/O地址空间(0100h~03FFh)分配，以及发送系统自检、复位等控制命令。
FPDP总线接口
应用VITA标准中的FPDP总线，能够满足系统高速数据传输的要求。设计中FPDP总线上的数据信号和相应的传输应答信号应满足信号驱动的要求，并考虑高频反射等影响，需要采取一定的信号端接措施。驱动电路可以采用TI公司的具有电平转换功能的芯片SN74ALVC164245，并且输出端还应串联27W左右的电阻以减小过冲。
控制电路设计
如前面所述，本系统中的控制逻辑统一由FPGA产生，FPGA选用Altera公司的EP1C6。FPGA主要完成存储有效采样数据、采样结束后对采样数据的处理以及接口电路的时序控制。
在一次采集过程开始时，上位机先设定好每个脉冲重复周期的采样点数和延迟采集时间，这些参数则通过ISA总线写入FPGA内部寄存器，FPGA要完成ISA接口部分的地址解码和读写操作，同时给出相应的控制时序。
当FPGA检测到一个同步脉冲后，即从脉冲前沿开始启动延迟采集，延迟计数(通过设定的延迟采集时间和计数时钟周期计算可得)结束后由FPGA输出指定长度(通过采样点数和采样时钟周期计算可得)的写使能信号给FIFO，FIFO在写使能有效的情况下开始存储前端AD9430采集的数据。同时FPGA通过判断FIFO的空标志位来实现数据的处理和发送，当FIFO非空时，FPGA开始读取FIFO的数据，并通过内部逻辑配置的符合标准FPDP协议的时序将数据发送出去。当FIFO空标志有效(FIFO空)时，通过FPGA在采集数据后插入帧头并发送。至此，一次采集过程的N个采样点将被依次存储并发送。
抗干扰设计
在既有模拟信号又有数字信号的数据采集系统中，如何提高系统的抗干扰能力是成功的关键。由于本系统中AD94930最高采样速率可达210MSPS，为了提高采集系统的抗干扰能力，主要考虑以下3个方面：
电源电路设计
由于数字电路的高速信号在高低电平之间迅速变化时会引入噪声，导致其电源不纯净。因此，必须将数字电源和模拟电源分开，以免数字信号干扰模拟信号。
另外，良好的去耦和滤波也是获得纯净电源的关键。通常的做法是在每个芯片的电源附近并联去耦电容和旁路电容，去耦电容为芯片提供局域化的直流，这样，瞬态电流就可以取自去耦电容；旁路电容能消除高频辐射噪声和抑制高频干扰。
共地点的选择
对于模数混合系统来说，通常采用单点共地，既模拟地和数字地在一点相连。系统的模拟地和数字地的共地点通常选择在A/D转换芯片引脚所需电流最大的位置，这样可以使大电流对地回流最近，避免对模拟电路的干扰，提高系统的采集精度。
布局布线要求
高速ADC和变压器要尽可能靠近，模拟电压输入线、参考电压端要尽量远离数字电路信号线，特别是时钟，以免造成扰动过大。ADC输出数据锁存器尽可能靠近ADC，用以降低ADC输出数据线上的噪声。在高速ADC的数字输出端进行串行端接，以提高数字输出的可靠性。对于时钟信号按照阻抗线进行布线，提高时钟线的信号质量，防止高速时钟信号反射，高频时钟最好有地线护送，高频信号线的保护地线两端必须经过孔与地层相连，并且每隔2~5cm左右要打过孔与地层相连。
系统性能分析
高速数据采集系统的动态性能指标主要包括信噪比(SNR)和有效位数(ENOB)等，通常采用FFT测试方法对系统的性能进行测试。测试过程中，在选用内时钟进行采集时，系统采样率为140MSPS，当输入信号为8.75MHz正弦信号时，实际测试频谱图如图2所示。
借助MATLAB软件可以计算出系统实际信噪比约为57.66dB；ADC对8.75MHz正弦信号采样的有效位数为9.3bit； 谐波失真(THD)= -52.16dB， 无杂散动态范围(SFDR)= 53.43 dB。在采用外时钟210MSPS进行采集时，系统仍然能够达到较高的精度。
结语
本文采用AD9430实现了脉冲雷达目标特性信号采集与分析处理系统的研制。当然也可以应用到其它数据采集系统中去，例如视频信号采集，宽带雷达回波信号采集等。随着器件、调试手段等条件的改善,其采样速率可进一步提高，从而实现更高的采集性能。■
参考文献
1 AD9430 12-Bit,170/210MSPS
2 3.3V A/D Converter Data Sheet，Analog Devices Inc.，2003
3 刘元安等译．电磁兼容和印刷电路板——理论、设计和布线. 人民邮电出版社，2002
(收稿日期：2004-06-14)