最近出现的几种互不兼容的通用系统互连方式为芯片供应商创造了机会，同时也带来了困难。本文将对几种系统互连方式的属性进行分析，通过认识这些互连方式之间所共有的逻辑和物理属性，可以制定具有简单设计和互配性能的实施方案。
新兴的系统互连方式包括PCI-Express(PCI-Ex)、HyperTransport (HT)和RapidIO(RIO)。它们在很大程度上提供了类似的能力，但是由于在逻辑层、数据链路层和物理层上均有所不同，因此互不直接兼容。由于这些互连方式和总线的应用领域并未清晰地划分，因此可能会根据客户的体系结构和设计选择，要求电信和数据通信芯片对任一方式提供支持。对于既需要访问控制层，也需要访问数据层的通信，以及广泛部署于各种体系结构中的微处理器来说，这一点尤为明显。
芯片设计师们必须时刻将这些要点牢记在心，以应对在互操作性方面的要求。为此，可以采用的策略包括：
?桥接：用一个外部器件执行通信协议和物理转换；
?可灵活配置的接口：用一个能够进行配置的器件来支持一种以上的互连方式或总线；
?一个器件拥有多种型号：芯片制造商根据需要发布芯片来支持不同的接口。
互配的范例如图1所示。在这一示例中，一个高速内置微处理器采用并行HT互连，经过优化后，具有低延迟现象和高带宽的特点。通过PCI-Ex或RIO通信协议，采用一个并行转串行的桥接将该处理器连接至一个串行背板。
桥接和其它互配策略可以通过明确这些互连和总线间的核心功能来进行简化。在有些情况下，接口参数可以选择，以便将逻辑和物理层的差异降至最低，以此简化和降低不同互连之间达到互操作的成本。
图2所示为这些互连中的一种端点实现方式。PCI-Ex、HT和RIO的分层十分清晰，在很大程度上遵循了类似的结构；并根据相应的交易层、数据链路层和物理层来制订结构的实现方式。在图2中，通向应用层的FIFO接口使交易层分组数据包在终点应用层与互连块之间进行传输。在互连块内，采用了交易层信息，如报头CRC纠错和序列编号，以及数据链路流的控制。在物理层，分组数据包被转换成一个字节或位序列 ，然后进行编码和其它操作。
通常这些互连之间的交易层语义相当简单，可以通过将其与系统互连接口的逻辑参数进行限制，对应用客户提供的接口细节进行隐藏。在物理层， PCI-Ex总线和串行RIO总线均使用了基于SERDES的接口。HT和并行RIO采用了一种类似的并行数据总线、分离的时钟信号和不同的电气信号。
交易层与数据链路层的比较
下面将对这些总线的交易层和数据链路层进行比较。它们之间有着显著的不同，也存在可实现灵活配置接口的相似性。
未完成交易的数量
任何接口的一项重要特性就是其所支持的未完成交易的数量。这一数值越高，对于编程者可供采用的系统并发性就越高(其代价是缓冲的增加)。未完成交易的数量依不同的通信协议而不同。较为合理的设计方案是可以支持16至32个未完成的请求。这一数值可以适用于所有这些总线和互连，并可在相对合理的缓冲开销下为编程者提供较好的灵活性。
排序模式
加载-存储总线所支持的排序模式对于总线的应用来说非常重要。在PCI 2.3版附录E中所描述的“生产者-消费者”模式是最被广泛接受的模式。它提供的模式使处于系统任何位置的“生产者”和“消费者”均可以在相互之间进行通信，而且在遵循特定规则的条件下，该通信的结果是切实可靠的。PCI-Ex和HT总线支持完整的“生产者-消费者”模式。对于RIO总线，在PCI技术规格中所描述的“标志位”和“数据”可能需要在桥接的同一侧处于同一位置，从而可能限制系统设计的灵活性。
与此相关的问题是总线的技术规格是否支持专用的后置请求通道。在PCI 2.3版的附录E中，第5条和第7条中确实存在可导致死锁的情况，而且这种情况仅在最少3个已经连接的桥接条件下才会发生。HT1.05附录C.5.1和C.5.3中提供了一项替代性的描述。对于本文中所考虑的5种总线，只有RIO不支持后置请求通道。因此，RIO的应用可能在桥接复杂度较低的条件下受到限制。
本文建议内部总线接口的设计支持PCI-X的排序模式。这样，在不同的接口间进行连接和桥接时，就具备了相当大的灵活性。
数据链路层特性
虽然在数据链路层存在许多相同性，但PCI-Ex、HT和RIO之间的数据链路层还是有着显著的不同。虽然灵活互连的分层结构隐含了许多细节，但是数据链路层的某些方面会影响在交易层和应用层之间可配置内部接口的设计。
例如，数据链路层中最大数据包的大小会影响到交易层。可配置接口的设计师必须考虑到最大数据包的尺寸可以变化，而且这一数值在每种技术规格中各有不同。但是，64~512字节是一个较为合理的支持范围，这样可以降低缓冲开销，并能表现出良好的性能。
防止出错和链路控制机制也根据技术规格的差异而有所不同，但是在实现可配置内部接口的结果中，必须有一个阵列能够应付一系列严重或非严重性错误。这个阵列包括一个无错误回应和一个表明链接断开的指示。
流量控制机制在这些总线之间也有所差异，但是通常不会影响到内部总线接口。特别是对RIO总线，建议不要使用控制RIO流效率较低的Rx控制版本，而应采用Tx控流选项。这一选项与PCI-Ex和HT总线的机制相同。
物理接口对比
在物理层，2种串行互连(PCI-Ex和串行RIO)以及2种并行互连(HT 和并行RIO)之间均存在很大的相同性。在每种情况下，共享的物理层设计都是可行的，只需对互连提出某些特定的要求。
可配置的串行物理接口
PCI-Ex 和RIO总线的每种物理层属性都提出了特定值或范围。 PCI-Ex的物理层引入了例如电源管理和即插即用等性能。
连接速率和带宽
PCI-Ex在当前版本中使用了2.6G波特的信号速率。以后的版本可能支持更高的速率。
RIO目前支持1.25、2.5和3.125 G波特的信号速率，有可能支持更高速率的SERDES。RIO在3.125G波特下的主要电气参数与XAUI(3.125G波特)相近，而更低的RIO速率实际上属于XAUI可扩展波特率的版本。
在PCI-Ex下可采用多种通道，RIO将通道的宽度限制在x1和x4。而具备x1和x4 能力的物理结构有可能在这些互连的电信/数据通信领域内得到广泛的应用。
信号摆幅和预加重
PCI-Ex和串行RIO的信号摆幅在一定程度上有所不同。但是，两者的范围可以通过可编程进行完善(主要是在CML中进行)。
在当前的PCI-Ex版本中采用了称为去加重的预加重方法，其转换位的幅度比后续位更大。而预加重属于RIO总线的一个选项。但是，在这两种接口的背板应用中，预加重功能具有明显的益处，因此推荐采用对其支持的功能。在芯片至芯片的应用中，预加重可能体现不出自己的优势。因此，推荐在可配置的物理解决方案中，对预加重的使用及程度进行配置。
时钟和抖动
传输抖动和接收抖动允许的误差在PCI-Ex和RIO总线之间是相当一致的。0.3UI(Tx)和.65UI(Rx)的重叠范围属于物理层的互操作属性。
PCI-Ex规定的时钟允许误差为±300 ppm；在串行RIO中的对应要求为±100 ppm。PCI-Ex要求与PC业界所公用的扩频技术保持一致。对于电信/数据通信应用来说，不带扩频时钟的±100 ppm范围应该可以满足要求。
电源管理和即插即用
在PC应用中，PCI-Ex的即插即用功能要求发送器能够检测到带电接收器的存在。这些特殊的应用要求致使通信业中SERDES在一般情况下不支持物理层特性。
对于全面兼容PCI-Ex的可配置物理层解决方案要求具备所有这些功能，对于不需要这些功能的内置通信/数据通信应用，PCI-Ex可能被普遍采用。除去这些特性， PCI-Ex总线同串行RIO总线一样，能够使用2.5Gbps下的SERDES 技术。
并行互连的可配置物理层方案
并行互连、HT和并行RIO均针对低延迟、高带宽的芯片至芯片接口应用进行了优化。这些总线均采用了相似的源同步接口，其中接口具有可扩展的带宽，并附带独立的时钟信号和少量的频段外控制信号。从电气方面来看，这些接口的设计所具备的灵活性是相当可行的。
在电气方面，这些接口均采用了基于LVDS的信号发送方案。但是，HT采用了修订后的摆幅电平和共用模式的电压范围。在两个接口的信号摆幅之间拥有足够宽的重叠区域，因此LVDS摆幅(用在RIO)的标准应该能够很好地应用在这两种总线中。但为共用模式寻找一个适合的重叠部分则较为困难。HT采用了较低的共用模式电压，以优化来自1.2V电平级的操作。而由于功率耗散和低电压设备的使用问题，不宜移至RIO公用模式所要求的较高电平级。可行的解决方案