摘 要：本文介绍了一种合成孔径雷达目标模拟视频板卡的设计实例,它采用Altera公司的EMP7128S及MAX+PLUS-II 开发系统实现。由于采用该器件,简化了电路设计,减小了设备体积,同时也使设备的可靠性和设计的灵活性大大提高。
关键词：合成孔径雷达；FPGA/CPLD；PCI接口；乒乓结构
引言
合成孔径雷达(Synthetic Aperture Radar,简称SAR)是以合成孔径原理和脉冲压缩技术为理论基础,以高速数字处理和精确运动补偿为前提条件的高分辨率成像雷达。对于合成孔径雷达成像处理来说，仅有目标的原始数据是不够的，还必须获得雷达和载机的参数，例如时钟频率，回波延迟时间等，而且所设计的接口板卡必须具备完成PCI卡参数交互和数据传送的功能。
本系统采用Altera公司的CPLD并配以开发软件，可在计算机上进行各种电路设计和修改，并可对电路特性进行仿真模拟，最后将设计方案下载到该器件中，这样可实现高度集成和精确的电路设计，降低设计成本，提高设计效率和电路的可靠性。
系统结构
本系统主要由PCI控制器、CPLD逻辑控制器、FIFO存储器、两路双端口ADC以及二选一低通滤波器组成。系统原理如图1所示，其工作过程为：首先存储在硬盘的数据在驱动程序控制下调入内存，之后通过PCI总线送入PCI9056的内部FIFO存储器，然后转送至视频卡中的FIFO存储器。每一组存储于FIFO的16k×32bit数据对应一个雷达回波I/Q信号。之后在外同步信号SOT的作用下，按外部时钟CLK的驱动速率将数据直接送入两路8位DAC。由DAC输出I/Q模拟信号经二选一低通滤波器输出至50W I/Q视频端口，完成数据传送与转换任务。回波数据传输前，先进行预处理，调整数据结构，使其成为32位、包括2字节I和2字节Q信号。数据采用高速的DMA传输方式送至PCI9056，并将数据写入32位FIFO，进而分别送到两个DAC。本设计中的DAC采用乒乓结构，工作频率为输入时钟的2倍。通过这种机制，使PCB板传输的信号频率降为原采样频率的1/2，这有利于选用电平转换和倍频器等相关器件。数据经过D/A转换后，由CPLD选通相应的滤波器(控制信号来自于系统写入CPLD的工作方式字和延时控制字)。
主要电路组成与设计原理
PCI接口设计
本设计的PCI接口采用PLX公司的专业总线接口芯片PCI9056，它是32位、66MHz的PCI总线主控I/O加速器，适用于通用的32位、66MHz的局部总线设计。根据系统要求，70MHz采样的数据点共有4096个(8k)， 210MHz采样的数据点共有8192个(16k)，雷达脉冲重复频率一般在50~2000Hz之间，按照最大数据吞吐量来计算，在500ms的时间内要通过PCI总线传完16k个数据， 因此I、Q信号一路数据传送速率16k÷(500×10-6)=32MB/s。所以，PC机要传输二路数据量给视频信号产生板，其数据传送速率达64MB/s。PCI9056芯片支持66MHz的时钟速率，数据位32位，理论上最大传输速率为256MB/s。
CPLD控制时序的设计
这是本设计的主要部分，选用的是Altera公司的EMP7128S,它相当于一个本地端处理器，负责PCI9056和后续器件接口的逻辑控制和总线仲裁。CPLD收到上位机应用软件送来的工作模式控制字后，便送出相应的控制信号给倍频器 Z9937、DAC以及滤波器，选定系统的工作方式。同时，CPLD还处于等待外同步脉冲的状态。一旦检测到外同步信号SOT的上升沿，CPLD中的计数器即开始工作，计数时钟为52.5/17.5KHz同步时钟。当计数值等于事先设定的data值时，CPLD送出FIFO读允许信号ren，将其中的回波数据直接送到两路DAC之中。DAC的输出经各自的放大缓冲器后，以模拟I、Q信号的形式经过滤波器后，最后由两个50WSMA插座输出。
FIFO中数据送完之后，FIFO传来的空信号ef使CPLD停止送出FIFO读允许信号ren。此后CPLD将该FIFO空状态通过useri(not ef)信号通知PCI9056，进而通知上位机应用软件，启动DMA送下一组回波数据。另一方面，CPLD还通过prs信号，对FIFO进行读写指针复位，避免出错。具体时序仿真结果如图2所示。
后续电路
后续器件包括倍频芯片、FIFO芯片、DAC和滤波器等，均由CPLD对之进行逻辑控制。倍频芯片选用的是Cypress公司的3.3V、125MHz、多路输出零延迟缓冲芯片Z9973，它可以实现多种倍频和分频的功能。FIFO芯片采用IDT72V3680，其写时钟(wclk)为66MHz，保持和PCI9056本地端同步，由板上66MHz晶振提供。读时钟为系统工作时钟(210MHz、70MHz)的一半，由Z9973倍频后得到。为保证FIFO的数据不产生混乱，系统控制读和写分时进行。32位数据总线一次传输两对I、Q数据， DAC同时读取一对I、Q数据，可确保同步。当CPLD给FIFO一个ren(读允许)指令后，数据由FIFO的32位输出端分两路(I/Q)、每路16位输入到一个双端口DAC,经过D/A转换后得到输出为2~20mA的差分电流，然后用一个运放电路AD8047将其转换为单端电压输出(±1V)。由于有两个不同带宽的视频信号，因此本设计使用了两组模拟开关来选择不同的滤波器。模拟开关由CPLD提供控制信号，本设计模拟开关与滤波器集成在屏蔽盒内，以便调试与维护。
系统应用程序和驱动程序的设计这里不作详细介绍。
设计比较
本地端的控制器可以选用CPLD或者DSP。本设计之所以选用CPLD，原因在于：DSP的优势源于大多数信号处理算法的乘加运算(MAC)都是非常密集的。通过多级流水线结构，DSP可以获得仅仅受阵列乘法器的速度限制的MAC速度，DSP主要用于需要复杂算法的应用领域(如多重结构)。然而在许多高带宽的信号处理应用领域，如无线电，多媒体或卫星通信，FPGA技术可以通过一个芯片上的多级MAC单元来提供更多的带宽，即FPGA更适合于前端(传感器，控制器)的应用。本设计中的EMP7128S属于 MAX7000S/AE系列，是5V/3.3V EEPROM工艺PLD，MAX 7000器件适用于大量系统级应用，而且由于MAX 7000B 器件对64bit、66MHz PCI接口的高级I/O支持，是很多高速逻辑接口应用的理想方案。MAX器件为易用的Quartus-II网络版和MAX+PLUS-II基础版设计软件所支持。本文采用的是MAX+PLUS-II。采用它可以使系统实现低成本高可靠性，具有很高的资源利用率。
应用与结论
本系统采用FPGA/CPLD器件进行设计，充分利用FPGA/CPLD器件的灵活性，缩短了设计周期,提高了设备可靠性。该接口板卡已经完成了电路设计、软件仿真和制板，并对系统进行了参数测试与系统联调，并应用到某机载合成孔径雷达数字信号处理器中，接口板卡工作正常，达到了设计要求。接口板卡位于信号处理器的前端,采用了工控机，大大提高了系统的抗震性。■
参考文献
1 PCI 9052 Data Book,(Version 2.0).PLX Technology Inc,2001
2 ACEX 1K Programmable Logic Family Data Book(Version1.01). Altera,2000
3 Analog Device Inc. ADSP-2106x SHARC User's Manual. Norwood: Analog Device Inc.,1995