利用可编程的扭斜控制解决时钟网络问题的方法
时钟网络管理问题
提高同步设计整体性能的关键是提高时钟网络的频率。然而，诸如时序裕量、信号完整性、相关时钟边沿的同步等因素极大地增加了时钟网络设计的复杂度。传统时钟网络的设计采用简单的元件，诸如扇出缓冲器、时钟发生器、延时线、零延时缓冲器和频率合成器。由于PCB走线长度不等而引起的时序误差，采用弯曲走线设计的走线长度匹配方法来处理。走线阻抗与输出驱动阻抗的不匹配经常通过反复试验选择串联电阻来消除。多种信号标准使得时钟边沿的同步更加复杂。
提高时钟频率导致
时序裕量的减少
提高时钟频率减少了将数据从一个器件传送到另一个器件的可用时间。在提高工作频率(通常>66MHz)时，时钟网络的设计需要仔细考虑时序参数，诸如器件的建立和保持时间、信号在电路板走线上的传播时间、在同一个时钟网络中器件的时钟时序的差异等。如果违反了时序裕量规则，电路板将不能再按设计的要求可靠地工作。以下是一些处理时序问题的方法：
?弯曲走线匹配时钟走线长度。
?采用具有最小输出-输出扭斜的扇出缓冲器。
?采用零延时缓冲器来提前/延时时钟边沿或者补偿包括扇出缓冲器在内的不同的延时。
阻抗不匹配导致信号完整性下降
随着时钟边沿速度的提高，其谐波频率达到GHz。这意味着任何长度超过
?用电阻与扇出驱动器串联来匹配走线阻抗。
?在输入到地之间或者输入之间使用终端电阻。
?用扇出缓冲器来驱动到每个接收器件的时钟信号。
多种信号标准增加了
层次结构的层数
时钟的信号标准取决于接收器件或者时钟域。例如，DDR存储器要求采用SSTL2-差分标准的时钟信号，但是支持LVCMOS标准的时钟发生器电路可能产生所需的主时钟频率。由标准转换器导致的时钟网络层次数目的增加经常使得满足所需时序规范的过程复杂化。以下是一些用来连接不同逻辑标准的方法。
?采用专门的转换器来匹配时钟发生器和接收IC之间的信号接口。
?根据设计，终止没有用到的输出。
?采用专门的零延时缓冲器来同步具有不同信号接口的时钟边沿。
时钟网络设计的其它问题
?减少电磁干扰和串扰。
在负载输出端使用电容器来降低时钟的回转率。
?时钟抖动进一步减小了时序裕量。
根据应用需要采用最小抖动(周期至周期、周期、相位等)特性的器件。
限制级联的PLL数目。
系统可编程时钟发生器ispClock5500系列能以便利的方式处理所有上述挑战，同时减小了电路板面积，便于设计并且贯穿不同的时钟网络结构。
图1 ispClock5500代替传统的分立器件
ispClock5500简介
ispClock5500系列中10输出的ispClock5510和20输出的ispClock5520，将一个高性能的时钟发生器和一个灵活的通用扇出缓冲器结合在一起。这种片上时钟发生器采用一个高性能的PLL以及时钟倍频和分频工具，能够提供5个时钟，其频率范围从10MHz到320MHz。这种通用扇出缓冲器采用单端或差分信号，能够驱动20个时钟网络，单独的输出控制用以改善信号和时序的完整性。
这些器件可以产生多个时钟频率并且将生成的时钟扇出到整个电路板上，这样就大大地减少了时钟网络设计的工作量，同时还处理了每个时钟网的信号完整性和时序问题。
结构详述
下面逐一介绍ispClock5500的各组成部分。
可编程时钟I/O：其输入部分由两个硬件可选的多路时钟输入组成，输出部分由多达20个低扭斜的时钟输出组成。参考时钟输入和时钟输出都可以被单独地编程来连接单端逻辑(LVTTL、LVCMOS、SSTL、HSTL)或者差分逻辑(LVDS、LVPECL、Diff HSTL、Diff SSTL)类型。输入和输出的终端电阻能够以5W的步长进行编程，范围从40W到70W。每个时钟输出的输出扭斜能够被单独地设置为16种步长之一，其精度为195ps。扭斜的步长尺寸由PLL的频率决定，因而很精确。频率合成单元能够产生多达5个时钟频率。无障碍的输出交换矩阵能够将任一频率连结到任一输出。输入频率范围从10MHz到320MHz，输出频率范围从5MHz到320MHz。
PLL核：该器件的核心是一个由频率检测器(PFD)、可编程片上滤波器和压控振荡器组成的高性能PLL核。这个PLL核能够锁定从10MHz到320MHz的输入，其输出频率范围从320 MHz到640MHz，输出抖动小于100ps。
频率合成计数器：该器件有7个5位计数器，即M、N和5个V计数器。M、N和一个V计数器提供5位的精度来设置PLL的工作频率。PLL的输出驱动剩余的V分频器，其结果是5个独立的频率合成仅仅与PLL工作频率有关。
JTAG编程和边界扫描接口：当器件可以用JTAG接口进行完全地编程时，它也可以借助电路内置的测试器来测试电路板的互连。
配置管理：该器件能够存储4个独立的配置(M、N 、V计数器和扭斜)，使其能够选择4个独立的时钟频率之一或者扭斜。配置管理提供了一个理想的机制来实现诸如用于电源管理的频率切换、或者根据处理器的速度配置电路板的工作频率等功能。
应用
图1中的上半部分是采用传统方法来实现时钟网络层次。下半部分是采用ispClock5500来实现同样的功能。
分立的时钟网络电路
(图1的上半部分)
该电路采用了一个33MHz的晶振电路作为整个时钟网的源头。时钟发生器将输入时钟4倍频并且采用LVCMOS 2.5V集成的扇出缓冲器分配133MHz的时钟。4个133MHz的输出使用方法如下：
?2个输出被用作处理器的前端总线接口时钟。
?1个输出采用带有分频器的1:6扇出缓冲器来产生33MHz信号、作为LVCMOS3.3接口的外围器件的时钟。
?1个输出用来产生6个133MHz SSTL-2D差分时钟，用作DDR器件及存储控制器的时钟。这部分需要一个零延时缓冲器来转换输入信号和补偿传输时间。
基于ispClock5520的电路
(图1的下半部分)
该电路使用一个同样的33MHz晶振。内部的PLL核及V分频器产生133MHz和33MHz时钟。输出交换矩阵经过配置将这些时钟信号连接到相应的扇出缓冲器。通用扇出缓冲器配置如下：
?2个单端输出来驱动处理器的前端总线，采用LVCOMS2.5接口并且使用可编程输出阻抗特性来匹配走线阻抗。
? 6个单端输出来驱动外围总线，采用LVCMOS3.3接口的33MHz时钟并且使用可编程阻抗特性来匹配走线阻抗。
?6个差分输出来驱动DDR存储器和控制器，采用SSTL-2D接口的133MHz时钟并且使用可编程阻抗特性将输出阻抗设置为50W。
ispClock5520的可编程扭斜特性通过采用针对每个扭斜的32级235ps步长的设置，极大地简化了时钟走线长度匹配的任务。
软件支持
采用PAC-Designer 3.0版软件工具在ispClock5520器件中进行设计可以在几分钟内完成，其步骤如下。
时钟I/O接口规范
PAC-Designer软件的图形接口让用户通过简单的下拉式菜单来指定I/O特性、M，N和V分频器和扭斜设置等。
输出接口特性可以用下拉式菜单来定义。设计者必须使用下拉菜单来设置输出类型、输出阻抗、回转率以及V分频器来产生所需的频率。此外，这一菜单还能用来选择输出使能控制和同步门控功能。该设计中，输出配置如下：
?Bank 0至Bank 5：6个输出，SSTL-2差分，133MHz，50W，快回转率。
?Bank 6：2个输出， LVCMOS 2.5，133 MHz，50W，快回转率。
?Bank 7至Bank 10：6个输出，LVCMOS3.3，33 MHz，50W，快回转率。
计算M，N和V分频器的值
PAC-Designer支持许多设计工具，它们能让设计者根据系统规范选择配置。在这种情况下，根据输入和输出频率，使用频率合成器设计工具来计算M，N和V分频器的值。
可以看到从33MHz输入产生133MHz和33MHz输出的过程中，M分频器须设为1，N分频器设为4，V分频器设为4产生133MHz输出，以及V分频器设为16产生33MHz输出。PLL的压控振荡器工作频率设为533MHz。这种配置得到最小的扭斜步长(1/8*533*10E06)=235ps。
ispClock5500的优点
ispClock5500器件将一个高性能的PLL核与一个通用扇出缓冲器集成在一起，简化了时钟网络的设计。
补偿电路板走线长度的差异
和器件的延时
可编程的扭斜特性降低了弯曲走线的需求，从而简化了电路板的布局。并且，它还增加了时序的裕量，减少了设计时间。
改善信号完整性
通过一个可编程输出阻抗特性外加增强的Vcc和Ground引脚，使得其具有匹配走线阻抗的能力，从而改善了时钟信号的完整性。此外，由于输出阻抗是基于每一个器件的，器件之间的输出阻抗差异被最小化，提升了产量。
减少时钟网络结构的层数
通用扇出缓冲器能够被编程来驱动多个信号标准，降低了使用分立(有时部分地使用)信号转换器的需求，因此减少了时钟网络中的层数，并且减轻了满足整体电路板时序要求的工作量。
减小了电路板面积
ispClock5500能够在一个芯片上实现完整的时钟网络，节省了电路板面积。可编程扭斜管理特性减少了用于补偿走线长度差异的弯曲走线布局所用的电路板面积。片上的可编程输出阻抗节省了使用输出阻抗匹配电阻所要增加的电路板面积。
降低了制造成本
ispClock5500器件支持在其所有的I/O引脚上的JTAG编程和边界扫描测试，降低了制造成本。
其它优点
通过频率定标以及借助时钟盈余的质量控制，时钟配置管理使得电源管理容易实现。
因为该器件所有的关键特性都是可编程的，设计者能够根据他们的系统时钟需要使ispClock5500标准化，从而降低了成本。