从并行到串行背板的设计
许多系统工程师不仅把PCI视为一种芯片到芯片的连接技术，还把它应用到背板中子板与子板的连接上。
不管是PCI还是专有并行背板连接方案， 在业界都运用了许多年。 随着对系统带宽的要求不断增加， 并行背板连接面临着挑战。 带宽增加使IC厂商和系统工程师不得不使用更宽的数据总线(16 -- > 32 --> 64 --> 128位) 和更高的频率(33MHz-> 66 MHz -> 133MHz)。 此外，高频、很长的总线会产生很多负面效应。 因为传输线串扰，反射和地弹等造成的信号噪音以及时沿误差会影响大型高速背板的性能。
面对一系列如3G、 10Gb 以太网、 OC192， 以及类似的高性能新技术的应用， 设计工程师必须找到高速可靠且低成本的解决方案。 于是人们转向存储领域借鉴可行的方法，即高速串行连接技术。 串行连接用在串行背板上有很多明显优于并行背板的地方。 最重要的就是高性能。
串行连接先将并行信号在“局域”PCB板一边输入， 然后把它们转换成串行码流送给背板 (见图1)。 时钟信号在发送端被调制在数据里，然后在接收端被时钟数据恢复线路(CDR)抽取出来。 例如， 8， 10，或者12位的并行数据可以进入 SerDes (并串/串并转换) 器件， 这个器件产生含有时钟调制在内的串行数码流。
图 7 12.5%预加重眼图
串行背板的优点
缩减面积
通过将局域并行数据转为串行数据， 大量减少连线数，从而减小了背板尺寸。 背板PCB是许多系统里面最贵和最大的， 它的实际尺寸往往是导致系统机架不能减小的主要原因。
另外， 串行背板允许在局域PCB和背板之间使用小的物理接口， 进一步减小系统尺寸及复杂性， 基本上按11:1的缩减。
降低噪声
现有的串行信号利用差分接收和驱动缓冲器，它们使用比传统单端信号小得多的信号幅度。 减小了的信号幅度能节省能耗， 但更重要的是能明显地降低噪声。 低噪声的好处可表现为降低了的RFI/EMI (无线/电磁辐射干扰)，减少了的地弹和传输线效应，包括串扰及反射。
增加带宽
设计工程师从并行背板转向串行背板设计时面临许多选择。例如， 一个工程师需要把一个PCI 32bit/33MHz， 或者说1.056Gbps (32bit x 33MHz)的原有设计在局域一边和在背板上做转换，可以选择一个SerDes 把并行PCI 局域数据输入，做并/串转换， 然后以 1Gbps串行输出。也可以选择使用4路SerDes，每路8位数据和256Mbps带宽。 第三种选则是进一步提高串行码率。 工程师可以采用慢速SerDes加多通道设计，也可以使用高速SerDes结合少通道甚至单通道设计。
一般来讲，SerDes采用的 LVDS工作在155Mbps~1.25Gbps之间， 而CML(电流模式信号)在600Mbps和10Gbps之间。 LVDS和CML信号可以互通， 但要有外接电阻做电平转换。 由于上述原因， 设计者在使用SerDes前先弄清楚串行背板现在和将来的要求是很重要的。
升级路径
随着系统带宽的增加， 串行连接的速率可随之增加。 若采用合理的高速背板设计流程， 这种能力可以实现。
以莱迪思产品为例， 用户可以增加串行背板的性能而不需要更换SerDes器件。 比如， 用户可以只简单地上调SerDes参考时钟，把速率从155Mbps增加到850Mbps。
可编程性
另一个设计者需要考虑的方面是SerDes的类型和级别。 基本上有2类SerDes可用，即 ASSP(不可编程)和可编程SerDes。内在的灵活性是可编程SerDes器件的优势。可编程器件的内部阵列使用户可以根据需要来设计PCB板的局域端 (见图2)。因此对于局域端的总线，用户既可以采用PCI也可以采用某种专用的总线。可编程逻辑的灵活性， 加上SerDes，可以减少器件数目(PLD或FPGA+ASSP SerDes)，缩短产品的开发时间。可编程SerDes也可以灵活地分配I/O引脚，这意味着用户可以采用最佳的引脚分配方案来降低PCB板设计的难度和减少PCB的层数。还有一个优点是I/O的电压和类型在莱迪思的SerDes也是可编程的。
延迟
下一个需要设计者考虑的问题是系统设计对延迟的要求。许多系统使用可以被多个插卡共享的大容量存储卡。 这样做的目的是为了降低成本及减少线卡和(在多重处理系统中)处理卡的面积。
对于一个多处理器存储共享系统的开发， 在做背板连接时，若用并行连线方式， 背板上连线的数目会是个问题。
如果考虑一个有15个处理卡和1个共享存储卡的系统， 则在背板上能找到480条线(不包括控制线)。 并且， 这个并行系统的性能会被限制在120MHz。因此， 并行背板对共享系统是不可行的。
如果考虑采用高速SerDes来设计， 也许开始时会想到用最高速的SerDes。 比如 3.125Gbps。 但要记住，一定程度的可编程能力是需要的， 它可用来帮助连接处理器的局域总线。 这个局域总线可能需要PCI主/从控制，也可能只需要一些可编程的I/O来处理一些简单的专用总线。
对高速可编程SerDes (>2.5Gbps)而言， 它们的接收端延迟大约是130ns~150ns， 发送端延迟大约是70ns~90ns (由于解码器和缓冲器， 接收端延迟总是长些)。
高速SerDes(>2.5Gbps)内部的大FPGA阵列使得它的延迟时间比较长， 需要找到一种有较少编程能力的器件 (只要能对I/O和I/O电压进行灵活配置)。莱迪思ISPGDX2是一个有可编程I/O和很低延迟的器件， 它的低延迟来源于它内部的高速低负载线阵布局。 GDX2的接收端延迟是35ns， 它的发送端延迟是17ns (见图2)。
GDX2系列有3个成员，它们分别支持4、8 和16 个速率可达850Mbps的SerDes通道。 可以在处理器卡上用最小的4通道器件，在共享存储器卡上用最大的16通道器件， 这样就可以用GDX2为共享存储加上专用总线的系统做低延迟设计。
当处理器卡和存储器卡工作在PCI局域总线的情况下， 需要建立一个PCI(主/从)总线。 因为GDX2的可编程门电路个数有限，需要用增加延迟来换取门电路密度，以达到能建立PCI的目的。 因此可以采用XPGA200，这个FPGA集成了高速的非易失单元和与GDX2同样的高速SerDes。 由于这个FPGA具有较大的阵列， 延迟相对于GDX2会上升30%~40%， 这个延迟可以通过把PCI控制器和SerDes放在同一器件内来消除。
在考虑应用SerDes器件时，不管是可编程还是不可编程， 都有几百个参数需要考虑。 但是其中有4个极为重要， 它们应该在和器件未来工作环境相似的环境中加以检测。
1. 接收端 (RX) 抖动容限: 描述SerDes接收端抵挡和承受抖动的能力。 抖动是混入信号的噪声， 它使信号的上升沿和下降沿变得模糊 。 所有的信号都有抖动，并且抖动有多种形式， 如有器件相关(DD)抖动， 码间干扰(ISI)抖动等。 对设计工程师而言，重要的是明白SerDes的抖动处理能力。 SerDes的接收端抖动处理能力随制造商不同而变化很大。 PCB板图设计也是成败的关键。 但需要指出， 无论多好的板图设计都无法保证完全无错的设计。 或者说， SerDes的RX抖动不可能靠板图设计来完全弥补。 因此， 用户应当选择抖动容限较高的器件。例如，莱迪思的ORT-X265的RX抖动容限为0.73UI (UI=单位时间间隔，见图3)。
抖动产生的一个原因是电源噪声， 因为任何出现在电源或接地上的噪声都可以被直接藕合到SerDes和CDR PLL。 因此， 用高Q值的去藕电容，放在离VCC和接地最近的地方， 以便适当地在VCC 和接地之间去藕，是非常重要的。
2. 发送端(TX)抖动: 描述SerDes发送端输出到接收SerDes的抖动。 理想情况下，希望发送端输出最小的抖动，而接收端能够承受最大的抖动。 TX抖动也是用UI来表述， 越小越好。
3. 眼图: 是一种简单直观的观察信号完整性的方法。 数据眼一般是在接收端测量的。 眼图有2个关键元素—幅度和周期。 眼图周期是眼图张开的时间， 以UI为单位。眼图可提供信号发送器件和信号传送介质的情况 (见图4和图5)。
预加重是一种SerDes供应商普遍使用的方法，用以克服传导介质及外围介质， 通常是FR-4，的负载(电阻，电容，或电感)。 用户可以选择设置预加重来激活一个高通滤波器以弥补连接介质对信号的损耗。 这些损耗关闭眼图，导致数据差错增加。
换句话说， 根据连接特性， 设计者可以选择预加重来定制SerDes的差分缓冲驱动器以适应不同的连接材料。 一个常有的误解是预加重会增加功耗， 因为需要能量把眼图打开。 实际不是这样。预加重使用一个根据运行环境调整过的高通滤波器，即使是最强的预加重设置，也只会导致很少的功耗增加。另外，预加重需要和材料的类型匹配，强并不总是好(见图 6，7，8和14)。
眼图最好用一个高带宽的示波器来测量。发送端和接收端的抖动最好用一个高采样率的TIA(峰谷)来测量。
4. 功耗: 在过去的几年当中，功耗正日益成为设计中要考虑的一个重要参数，尤其是对于可编程SerDes器件。主要是因为它将SerDes和可编程阵列结合在了一起。通常SerDes器件最多消耗400~500mW的功率，而FPGA阵列功耗高达5~10W。
因此，如果要在一个设计里包含16通道SerDes和3百万门的FPGA，那么总的功耗将达到16W。和延迟的例子相似，设计者在为具体设计选择器件的时候必须做一些折中。对于莱迪思的SerDes系列而言， 10Gbps的SerDes功耗为0.8W，3.7Gbps的SerDes功耗为0.21W，往下是莱迪思GDX2，功耗为0.065W。
接下来要考虑的一个问题是用户应该如何使用器件上的SerDes部分，特别是当用可编程SerDes器件的时候。大部分可编程SerDes器件的供应商要求用户用HDL来设置SerDes. 同样的工具也被用来设计可编程阵列部分。因为用来对可编程SerDes部分进行设置的控制寄存器和状态寄存器的数量很大，这是一个非常耗时的工作。对于莱迪思的SerDes产品，在提供给用户的标准SerDes软件开发包中有一个图形用户界面 (GUI)。这个图形界面不仅可以加快设计，还可以节省成月的纠错时间 。
结语
如前所述，在开始高速SerDes设计之前，需要考虑很多因素。采用SerDes， 通过降低PCB成本、减小尺寸、降低功耗、减少EMI/RFI，以及提供简短的可升级到高数据吞吐量的途径，可以明显地节省成本。