结合FPGA和结构化ASIC解决设计难题

引言

系统设计人员在实现最具成本效益的芯片方案时面临多种选择。为了获取最大利润，需要综合考虑这些方案的最终预期产量、开发成本以及产品能否及时上市等因素。

图1 日益增加的半导体开发成本

技术现状

设计工程师通常习惯于采用基于标准单元的ASIC来实现最佳性能和最低单位产品成本。但是，随着设计工艺尺寸的减小，整体流片(NRE)成本不断攀升。在90nm节点，这种成本很容易达到2、3千万美元。尽管掩模是技术成本增加的焦点，而实际上，整体设计和验证费用才是成本结构中的主要因素。NRE的持续增加迫使ASIC设计人员寻找更具成本效益的解决方案。

标准ASIC设计的复杂度不断增加，致使验证电路全部功能的难度加大。设计人员不得不进行后期设计调整来满足市场需求的变化，或者干脆重新设计以获得全新的功能。产品的推迟进一步增加了开发成本，对产品预算和上市都会造成不利影响。

设计人员已清楚的看到高性能FPGA所具有的可编程优势和灵活性。FPGA密度和性能水平可满足75%以上的标准ASIC设计需要。图1是一个典型的半导体成本曲线。该曲线在时间上适用于所有技术节点。它表明构建大型芯片变得日益昂贵。Altera将此成本曲线分成两部分。在小芯片尺寸范围内，构建低成本Cyclone FPGA实现大批量应用，称之为曲线的线性区。而在右侧，构建Stratix FPGA来提供最高级别的集成度和性能。

结构化ASIC相对于

标准ASIC的优势

大型芯片通常集成了上百万的晶体管，有的芯片甚至需要花费几百美元。结合设计方法，采用具有成本效益的结构化ASIC，可实现设计早期FPGA的灵活性以及产品的批量预制。

与标准单元ASIC相比，HardCopy结构化ASIC为向大批量产品移植提供了低风险解决方案。Altera公司可以提供HardCopy结构化ASIC的无缝移植，通过采用成熟的设计方法、与FPGA完全相同的节点工艺技术来构建HardCopy器件。由于该方法是针对成本曲线上最关键的部分进行处理，去掉了所有可编程单元，极大的缩小了管芯面积。因此可以降低高达90%的成本。

此外，结构化ASIC还具有较低的单元成本和较短的开发周期，提供相当于标准单元ASIC的性能和功耗特性，而单位成本低于FPGA一个数量级。从芯片的角度看，该技术非常类似于FPGA—具有预定义逻辑的预加工基本阵列、存储器、时钟网络和I/O资源。这些阵列在制造过程中加工到一定阶段后，等待进行定制，然后利用顶部的几个金属层在这些基本阵列上实现定制设计，从而生成ASIC。

这种在设计前端采用FPGA，而批量生产采用结构化ASIC的无缝移植过程实现了快速、低风险开发，是标准ASIC的理想替代方案。

FPGA相对于

ASIC原型的优势

ASIC设计流程中的许多步骤对于FPGA设计都不是必须的，例如可以不必进行包括存储器内建自测(BIST)在内的测试性设计，同时也不需要时钟树生成、信号完整性检验和设计规则检查，而且大多数物理验证步骤也不需要。FPGA实现的最大优势在于其方便快速的功能验证，可以象ASIC那样进行RTL仿真，能够在实验室中对实际器件进行配置、实时运行，极大的减轻了设计人员的验证负担。

采用FPGA的设计人员可以在几个小时内完成全面的时序分析和适配。而在ASIC中，由于必须逐步进行I/O插入、边界扫描插入、测试电路插入和模块集成。因此设计人员只能分段得到结果。而在FPGA中，由于具有高度集成的开发环境和完备的设计条件，因此在设计开始阶段就可以预期得到完整的时序结果。所以在产品早期试用阶段，设计人员采用FPGA能够以最低的成本高效改进设计、验证产品功能，以及将风险降到最低，进而以最快的速度将产品推向市场。

结语

虽然在要求高性能、低成本的设计中，系统设计人员往往仍关注于标准单元ASIC。但现在，工程师可以选择采用FPGA向结构化ASIC无缝移植的替代方案，该方案不仅能够显着提高产品灵活性，使产品及时面市，而且还使设计人员能够将精力集中在下一代产品开发，而不必耗费在如何降低成本上。