90nm的FPGA遇到了和130nm、90nm的ASIC一样的挑战：器件中的延迟转为由互连延迟所主导，在如今的FPGA中，互连延迟大概会占到60～80%。对于ASIC来说，各单元越接近就意味着时序越好。但FPGA具有固定的连接，所有的连线都是预先设定好的。另外，FPGA中具有各种不同类型的布线架构，每一种都有不同的延迟。在某些情况下，较长的连线会比一系列短连线的速度更快。因此，对于FPGA来说，接近并不代表更好的时序，ASIC将布局和综合结合考虑的解决方案并不适合FPGA。
Synplicity最新推出的基于Graph的物理综合方法能够改善器件性能，并能使布线前的时序估计和最终布局布线后的结果之间产生很好的一致性。与只进行逻辑综合相比，新技术能够提供5~20%的性能提升。通过减少设计迭代的次数，能够提供更快的时序收敛性。
这一物理综合解决方案专为90nm的FPGA而设计，能够同时完成优化、布局和布线。该方法从RTL开始，最后会生成经过布局和优化的网表。通过布局和引脚分配，局部布线也将直接完成。它能够快速实现从RTL到布局完成的门电路的转换，不需要很长的迭代。从逻辑综合建立开始，该方法不需要任何用户输入，用户可以载入一个逻辑综合项目，然后只需按动运行的按钮就可以简单地完成物理综合。
在新技术中，会利用到一张包含FPGA所有可用连线的图，这张图里也包含了每条连线的延迟信息。在新技术中，这张图被称为“Graph”。在物理综合过程中，时序引擎确定关键路径，工具利用这张图来寻找最快的可用连线，并将关键路径上的节点映射在此连线上。与ASIC物理综合中在布局后进行布线所不同的是，新方法中的布局是由线的选择而得到的。最后，将网表优化和布局布线相结合，就实现了优化、布局和布线的同步。