一种用于过采样 -  DAC和D类音频功率放大器的插值滤波器设计

摘 要： 本文提出了一种用于过采样 - DAC和D类音频功率放大器的插值滤波器的设计方法，利用此方法设计出了一个4倍的插值滤波器。
关键词：插值滤波器；多级滤波；无限冲击响应(IIR)；全通滤波器；过采样
引言
作为 - DAC的重要组成部分，当滤波器输出数据到数字 - DAC时，数字插值滤波器会产生更多的取样点使调制器的输出数据更加平滑，插值滤波器的使用也降低了 - DAC的复杂度。严格的插值滤波器，是先经过零值内插，然后低通滤波得到的，其最后输出是一低通滤波器，如何有效地实现这一滤波过程将是插值滤波器设计的重点。
传统的插值滤波器采用有限冲击响应(FIR)滤波器，它具有良好的线性相位，但设计需要的阶数高，代价大。因此，本文提出了采用无限冲击响应(IIR)滤波器进行设计的思想，用matlab信号处理工具箱构造出滤波器的数学模型，用verilog HDL语言对这种拓扑结构进行描述，并用XilinxISE软件进行仿真和分析。

图1 插值滤波器完整结构图

图2 IIR滤波器的结构图以及操作码功能

(a) 输入信号波形 (b) 输出信号波形
图3 系统输入/输出波形比较
实现策略
滤波器的选取
本文采用IIR滤波器进行设计，相比FIR滤波器，IIR滤波器可以用更少的阶数达到低通滤波器的设计指标，计算量更小，但它不能像FIR一样可以精确地获得线性相位响应，内插信号的波形的包络不能完全保持，为了达到线性相位的要求，本文级联了一个全通滤波器作为补偿滤波器来调整系统的相频响应。
多级滤波
分级插值滤波可以显著地降低运算量，这样就减少了运算速率；而且采用分级插值滤波可以降低每个滤波器的要求，允许每一级归一化的过渡带比较宽；简化滤波器设计问题；分级也降低了系统中的存储量；实现滤波器时可减少有限字长效应;多级结构中某一级产生的舍入噪声会部分地被下一级滤除。基于这些优点，分级插值滤波是一种相当高效的优化方法。本文采用二倍插值滤波器级联来实现高倍插值。

结构设计
该滤波器分成两级实现，将信号逐步从44.1KHz升到176.4KHz的采样频率，每一级的插值为2，两级均为IIR滤波器，采用椭圆型设计，根据两个椭圆滤波器的相位延迟，级联一个全通滤波器对其相位进行纠正。全通滤波器工作在44.1KHz，第一级插值滤波器工作在88.2KHz，只有第二级插值滤波器工作在176.4KHz，相比改进前要求系统全工作在176.4KHz，运算速率明显减小，这对于后期的硬件实现非常有利。
低通滤波器的设计
插值滤波器中各级滤波器技术指标为(在本设计中K=2):
(1) 各级滤波器的通带误差容限都等于系统总的误差容限的1/K,各级滤波器的阻带误差容限都等于系统总的阻带误差容限.
(2) 各级滤波器的通带上限边缘频率都等于系统的通带上限边缘频率.
(3) 最后一级滤波器的阻带下限边缘频率等于系统总的阻带下限边缘频率.
(4)第i(i=1，2，，K-1)级的阻带下限边缘频率需满足fsi=Fi-fp， Fi为该级滤波器的抽样频率，fp为系统的通带上限边缘频率。
根据以上各级滤波器技术指标的要求，可以定出两个IIR滤波器的技术指标，见表1。
从表1中可以看出，分级设计滤波器过渡带变宽，通带误差容限变大，简化了设计。
给定了第i级的滤波器要求，由以下公式可得出该级椭圆滤波器所需的阶数：
Ni=ABi (1)
其中A是纹波的函数，Bi是截止频率和插值比的函数。
函数A为：A= (2)
dp是通带纹波容限，ds是阻带波纹容限，I是总级数。
函数B(.)为：
(3)
M是总的插值倍数，M1,M2,KMi是各级抽样的倍数，苀=，Fp为通带的上限边缘频率，Fs为阻带下限边缘频率。
依据以上公式计算得出，第一级低通滤波器的阶数为9，第二级低通滤波器的阶数为5，这样就实现了对插值滤波器分级。
全通滤波器的设计
设全通滤波器的传递函数为：H(w)＝＝ (4)
式中，N为滤波器的阶数，对取以e为底的对数，得到：
D(w)=ln[D(w)]= (5)
式中d(n)为分母序列的复倒谱系数，若滤波器是平稳的，其最小相位序列和复倒谱应该满足： (6)
将D(w)表达为极坐标的形式，则
D(w)= (7)
取D(w)的虚部，得到分母序列相位函数与复倒谱的关系为
d(n)sin(nw) (8)
对其求导，得到： = (9)
假定系统的群延迟为常数，利用此常数减去未加全通滤波器时系统的群延迟，就得到要设计的全通滤波器的群延迟,由此延迟可以得到分母序列的群延迟。利用方程式(9),可以求得d(n)(该计算用IFFT算法实现)。然后将公式(4)、(5)、(6)倒推，可以求得全通滤波器的传递函数。
两个低通滤波器和全通滤波器设计完成后，采用4倍插值的滤波器就实现了，其完整的结构如图1所示。

Verilog HDL描述与电路分析
滤波器采用级联模式，乘法器的结构采用串行算法单元，用Verilog HDL对电路进行层次化描述。
图2为单一IIR滤波器的结构图，由主时钟产生不同频率的控制时钟来控制各个滤波器。 操作码为15位，解码后分别实现乘选择、加选择、乘数据、读地址和写地址。
当输入信号显示波形如图3(a)时，插值滤波器系统的输出如图3(b)所示，经过4倍插值，输出信号的频率是输入信号的4倍，其幅度约为输入信号的1/4，且其相位误差较小，这和理论相符合。

结语
总体来说，插值滤波器的设计采用多级插值结构并选用IIR低通滤波器能够达到设计要求，降低了系统的运算速度要求，IIR滤波器的选用相对FIR滤波器来说也降低了系统的存储量，级联全通滤波器也使系统近似达到了线性相位的目的，在硬件实现时，这将是一个很好的选择，但这种级联设计相对于使用单级的IIR滤波器来说，并不降低阶数，存储量不会降低，所以，该设计可用于系数和存储器需要量较少的场合。