FPGA物理综合的发展

尽管FPGA已经存在了很长一段时间，但直到最近的几年，也无法和ASIC进行直接竞争。主要原因就是FPGA具有较少的门级数，较低的运行速度和较高的单价，即使是需求量比较大，价格依然比较高。

随着深亚微米工艺的不断发展，这种状况有了很大的改变，现在对于每个新的技术节点，FPGA通常是逻辑设计中第一个可提供的平台。例如，当基于标准单元设计的ASIC还处在试验阶段的时候，90nm的FPGA已能批量生产。因此，FPGA供应商能够通过提供大容量、高性能、低功耗和价格合理的先进器件，来满足 绝大多数客户的设计应用。

随着FPGA复杂程度的不断提高，许多消费类电子公司不仅利用FPGA为其ASIC设计提供设计原型，而且也越来越多地在其初期产品中采用FPGA, 而将ASIC 作为其最终产品。 但是随着复杂度的提高，设计也变得越来越复杂，设计人员需要更多复杂的EDA工具来进行设计。

对于高速和复杂FPGA器件来说， 需要在综合阶段考虑设计的物理特性来避免费时费力的设计迭代。但是通常FPGA都具有刚性的结构，也就是说当单元布置好以后，连接网格就相应固定了。 因此， 为了基于物理设计信息最有效地布置器件和完成对网表的优化, 物理综合工具必须获得包括复杂布线结构在内的足够的器件结构信息。

设计者有三种不同的方法来对FPGA进行物理设计：
布局规划
反向标注和调节布局布线结果
同时做RTL综合和基于布线的布局

最后一种方法已经集成到了Synplicity基于图形的高级FPGA物理综合解决方案中。

布局规划

这种方法需要对整个电路进行分析，并要求设计师交互式地对芯片进行物理区域划分。工程师对各个模块进行综合，然后将每一个模块的网表合并，形成整个电路的网表。通过对布局的引导，布局规划方法能显著改进电路性能, 但它无法影响设计本身，并且对用户的专业技术水平要求较高。尽管此方法对ASIC的设计比较适合，但是对FPGA 设计并不是总能适合，因为其刚性的连通性结构在布局布线后不能总保证接近度。 最后，布局规划还基于一个根本假定: 连线越接近，时序越好。但对FPGA来说并不是这样，在后面会有相关说明。

反向标注和区域内优化

随着综合技术的不断发展，综合和布局布线工作间尽管具有一定的顺序，但两者的合作和交流变得越来越重要， 现场优化技术应运而生。 逻辑综合产生一个完成布局布线的网表。布局布线 产生的结果用于对逻辑工具进行反向标注，旨在去除时序错误。 利用不同的算法，如利用高扇出进行寄存器复制和综合重组，工具对设计的关键路径进行优化进而实现时序的收敛。 修改后的网表文件送入布局布线工具，重复以上的过程。区域内优化(IPO)的方法现在也用来对FPGA进行优化。然而，这种方法比较耗时，对比较复杂的FPGA进行布局布线可能要花费几个小时。更糟的是，有时时序收敛性还是个问题。因此，一些EDA提供商提倡在布局布线后对关键路径进行手工调整，然而这样会带来的问题是: 在改正了一个路径的同时，往往会使另外一个路径变得更加糟糕，这就需要更加复杂的工具和更加仔细的分析。 这样一来就变成了一个设计规划的问题，而设计规划在寄存器传输级要比网表级更加有效。

图1 对于FPGA设计, 用ASIC的布局布线方式并不一定获得最快的电路。

基于图形的物理综合

任何深亚微米技术都需要EDA公司和半导体厂商(不管是ASIC或者FPGA)的紧密合作。由于在深亚微米工艺下，工具不仅要了解产品的基本特点，而且要了解其物理特性。因此EDA厂商必需理解半导体工艺的特点。
ASIC和FPGA的物理综合的最主要区别就是目标器件不一样。 对于ASIC而言，允许对门电路和连线进行自由的布局， 布线越接近意味着延时越小。而对FPGA并不是这样。

一个通用的FPGA逻辑结构包括可编程逻辑模块和各种预定义的互连资源。在一个给定的FPGA中，有很多种方法用来连接两个可编程单元。 其中包括直接连接、长连接、高速连接和低速连接，或者这些连接的任意组合， 例如高速-长连接、低速-短连接等。 图1显示了这样的概念。

为了精确地对这些连接关系进行建模，物理综合工具需要理解所有不同连接类型的特点和区别，并且知道其暗含的时序关系。工具必须知道两个点间的最快连接并不一定是最短的连接。

为了实现对关键路径的优化和获得时序收敛，物理综合工具必须知道和充分利用FPGA所能提供的所有连线特征。有了基于图形的物理综合方法，Synplicity利用FPGA的结构图(包括不同的连线资源和相应的延时信息)已经开发出一种物理综合解决方案。 工具遵循如图2所示的流程。首先 读入设计的RTL网表，然后同时进行综合、布局和布线。从而得到一个完全已布局的、有效的网表文件，这时可用FPGA供应商提供的后端工具进行最后的布线。

图2 基于连线布局的物理综合能够进行全局和局部的优化 , 不需要反向标注, 这样就避免了在逻辑网表中出现连线延时。

在深亚微米的工艺下，决定设计性能的主要因素是连线延时，而不是门电路本身的延时。 基于图形的物理综合方式的成功之处在于：在综合的同时还考虑了连线的延时。 传统的布局布线工具首先对门进行布局，然后用连线将他们连接。 基于图形的物理综合恰恰将这个顺序颠倒：先布线后布局。 尽管初看上去有点违反直觉，但这一方法却是真正的基于连线的综合方式， 可以获得一次性通过的时序收敛。

基于图形的方法可以提供给设计人员两个最基本的好处。

时序收敛

传统的方法是在布局布线后分析时序，然后再把时序约束参数加入到综合中，这样就导致了重复的时序收敛分析而且非常耗时。 一个单独的综合加布局布线周期会需要好几个小时，尤其是当FPGA门数非常多、设计非常复杂，而且几乎完全占用了FPGA的资源时，综合就更加费时。 基于图形的物理综合意味着在综合过程中使用的时序估计值将比原来的要精确很多。 对200多个设计进行的相关性分析表明，90%的路径预测值都在最终值的10%之内。 这样一来，就可以使用户更加方便地修改时序约束条件或者设计规划。

优化的性能

较好的时序预测值同时保证了能在最关键的路径上进行自动优化。 除此之 外，通过对关键路径上的连线进行优先次序区分，基于图形的物理综合还优化了性能，从而避免了用其它综合方法带来的困境-如折衷考虑等。同时， 紧凑的全局优化也被用来保证那些不能找到足够资源的路径能够被重新布局甚至重新综合。 所有这些能够保证平均5%的性能提高，有些情况甚至能提高20%。 除了基于图形的物理综合工具外，用户还可以使用物理反复时序分析选项，进而可以获得额外10%左右的性能提升。

结语

随着FPGA功能的不断增强，利用这些FPGA能够实现越来越复杂的设计，这就要求EDA工具必须理解这些结构的物理特征。大多数EDA公司现在仅仅是尝试使用其ASIC物理综合工具来做这些工作，但这些方法事实上不适合FPGA，因为FPGA和ASIC在硅结构上完全不同，接近并不一定表示更好的性能。
Synplicity基于图形的物理综合为90nm的FPGA提供了一次性通过的物理综合流程。该方法的精华在于, 那些用于FPGA走线的预先存在的连线、 开关和布局空间都能用详细的布局布线资源图表示，距离概念现在变为延时和可利用连线间的一种权衡。 基于图形的物理综合将优化、布局和连线合并到一起,这样就能保证沿着关键路径的快速布线，进而产生一个可完全布局和经物理优化的网表。 这个流程只需按键即可完成操作，且和Synplicity公司已有的RTL设计工具完全兼容。■