引言
随着IC设计的集成度和复杂度日益增加，如何进行低功耗设计已成为业界必须面对的棘手问题，而最有效的解决方法之一便是整个行业的有效合作。为此，由应用材料(Applied Materials)、ARM(包括其Artisan ARM 物理IP项目组)、Cadence和TSMC等公司联合发起的硅设计链产业协作组织(SDC)，选择低功耗可生产性流程作为他们的首要任务，并已成功开发出了基于90nm CMOS工艺的低功耗技术。
该经流片验证的低功耗90nm芯片设计技术可使芯片的总功耗降低40％。这一优势主要来自于利用多电源电压(MSV)设计和自动时钟门控技术。同时设计中还组合了各种旨在管理和降低漏电流的创新技术，用以降低静态功耗。此外，在预测延时时，该方案应用了有效电流源延时模型，从而提高了预测的精度和效率， 对多电源电压设计环境来说尤其有效。本文将借助该创新成果来分析如何进行低功耗的IC设计。
系统和IC架构
该芯片的主要单元是微处理器核ARM1136JF-S、ETM11追踪模块和ETB11追踪缓冲器。同时该芯片还包括了多级高性能总线(AHB)架构，两个附加的验证协处理器，以及用于生产测试和调试的相应支持电路等。
由于该芯片基于ARM开发的系统参考设计。因此， 设计队伍可以使用ARM的 RealView验证系统板来运行应用级的软件，以测试性能指标(比如Dhrystones)和功耗。图1为整个芯片的结构框图。
电/物理设计方法学
动态功耗降低： 电压按比例缩放
在IC设计中，可以简单地利用减小电压来显著降低系统动态功耗。然而降低电源电压也将会降低晶体管转换的速度，在本设计中，SDC设计团队选择350MHz作为目标性能。因此，为了保证整个芯片能够达到性能指标，选择哪些部分进行降低电压或者按比例缩小都需仔细考虑。经权衡，该设计分为两个电压域。
在该多电源电压的设计中， 根据时序特征，每一电压域工作在不同的电源电压下。其中对时序要求严格的模块， 工作在1V的标准90nm CMOS工艺下，而其他对时序要求不是特别严格的部分则设计为工作在0.8V下 ，从而节省了36%的动态功耗。
通过电压缩放，电压值必须转换成相应电压域需要的值，从而用于提供不同电压域之间的交流。 为此，本设计中插入了电平转换单元来完成电压转换，并通过箝位单元来提供隔离。Artisan的电平转换方案包括了集成的箝位器，通过3400个可以自动插入的转换器，将两个电源域相连，并且对时序进行了布局布线的优化。
在本设计中Cadence和Artisan也通过合作， 利用Cadence 的Encounter Nanoroute 布线引擎，来优化其电平转换电路的设计。电平转换电路的设计和 自动插入是降低动态功耗和满足主动内存分配要求的关键。
动态功耗降低：时钟分块控制
在很多情况下，数据并不是频繁的载入寄存器中，然而每个周期中， 时钟信号则不停转换。为了避免这种不必要的功耗，可以采用一个门控电路来关闭没有发生转换的寄存器。这一改进能降低10~20%的动态功耗。
在本设计中利用Artisan 库中提供的门控时钟单元， 设计团队使用Encounter RTL Compiler自动控制了整个芯片85%的寄存器。再加上上述的电压缩放技术，能使系统降低大约38%的动态功耗。
静态功耗降低：缓解泄漏功耗
随着晶体管尺寸的不断降低， 漏电流日益成为总功耗的一个重要部分。在90nm的工艺下， 漏电功耗将占40%之多。
本设计中为降低漏电功耗采用了Artisan的IP库， 该库具有一组匹配的逻辑单元，每一个单元具有相同的尺寸和不同的阈值电压。具有高阈值电压的单元漏电流小、速度慢；低阈值电压的单元漏电流大，但是速度快。因此， 为了满足性能和功耗的要求，本设计中借助Encounter RTL Compiler对设计进行了功耗、性能和面积的全局优化。综合后的网表实现了所有的设计要求， 并且显著降低了漏电流。
静态功耗降低：微调
在布局和布线之后， 还必须考虑连线的影响来对系统进行进一步的优化。本设计中利用SoC Encounter的后布线优化功能和多阈值单元来进行时序和漏电流的再优化。
综合所有的降低静态功耗的技术， 最终的设计节省了近46.7%的漏电功耗。
时序分析
在完成了功耗的优化后， 必须对设计进行时序的分析和验证。由于设计工具需要每一个工作电压下精确的延时模型， 因此片内的多电源电压使时序分析变得复杂化。对电平转化电路和箝位器的正确建模有助于获得准确的延时信息。有效电流延时模型(ECSM)是这一步骤的关键部分，与传统的电压建模不同，ECSM是对晶体管流过的电流进行模拟。在0.7V~1.2V的电压范围内， 基于ECS的标准单元模块延时预测平均误差在SPICE的0.5%之内。
结语
利用前面所述的所有设计方法学， 在满足355MHz时钟频率性能的同时， 与传统的设计相比， 该设计方案一次性降低了40%的功耗。通过密切协作，SDC成员已经成功地为客户开发出了一个可生产的设计流程，利用该流程显著地降低了一流芯片设计的时间和成本。在日益细分的半导体市场，通过合作共同应对IC设计面临的挑战将是业界最有效的选择。■ 本刊编译自ARM《IQ》