硅设计链扩展低功耗设计协作

要解决纳米设计中遇到的问题，如信号完整性、动态和漏电流功耗，以及可制造性等，需要设计链上各个环节的紧密合作。基于此考虑，Applied Material、ARM、Cadence和TSMC公司组成了硅设计链产业协作组织(SDC)，帮助用户解决他们在采用先进工艺进行设计制造时遇到的问题。
2004年，由于漏电流、潜在的冷却和封装的高昂费用，以及片上功耗增加所带来的可靠性等问题，SDC的成员把功耗管理确定为高性能连线器件设计中最重要的考虑因素。在接下来的一年半时间中，SDC的各成员公司执行了一个合作项目，用于解决功耗管理的问题。在该项目的第1阶段，考虑到新的设计技术必须分阶段管理以保证成功，设计团队把重点放在了4种设计技术上。它们是：自动多阈值漏电流功能优化技术、静态电压调节技术、时钟门控技术，以及能够在多电压域内对延时进行精确预测的全新技术。设计链成员希望能找到一个可以极大地降低动态和漏电流功耗的设计方法。基于ARM1136JF-S处理器模块，设计团队成功地实现了一款芯片，从而也验证了此低功耗设计方案的正确性。该芯片面向移动和无线应用，功耗节省超过了40%。
合作项目的第1阶段主要集中在几种常用的功耗管理方法上。在第2阶段，ARM和Cadence致力于利用其他方法来更加有效地减少漏电流功耗。例如，降低漏电流功耗和动态功耗的最有效方法就是关闭那些处于闲置状态的电路，这被称为功耗门控技术。另一个降低动态功耗的方法就是当电路不需要很高的工作频率就能实现其功能时，智能地降低工作频率，这被称为动态电压调节技术。第2阶段对这两种技术进行了深入的研究，同时讨论了低功耗电路的测试和验证方法。
　　
4大技术解决
低功耗设计问题
在合作项目的第1阶段，设计团队使用了一些具有创新性的技术来实现低功耗设计。为了降低动态功耗，他们采用了2种新的设计方法：电压调节和时钟门控技术。TSMC的参考设计流程6.0可支持这2种关键技术。
电压调节技术意味着将芯片划分为多个供电电压设计(MSV)，根据它们不同的时序特征，隔离不同的模块，形成多个工作在不同电压下的电压岛。通过将那些非关键电路集合在一个供电电压低达0.8V的电压岛中，能够将这部分设计的动态功耗缩减36%。
通过时钟门控技术可以进一步降低动态功耗。当数据很少加载到寄存器时，可利用门控技术来关断寄存器的时钟。这么做是因为即使寄存器没有数据变化，其时钟在每个周期还是要不停翻转，驱动电容负载，从而引起动态功耗。时钟门控技术能够节省10%～29%的动态功耗。Cadence的Encounter RTL Compiler能够从ARM的标准单元库(其中一些来自Artisan的物理IP)中自动优化集成时钟门控单元，从而实现时钟门控的自动化。利用此技术，能够对低功耗芯片中85%的寄存器进行门控处理。电压调节和时钟门控技术的结合使芯片的动态功耗降低了38%。
由于芯片基于90nm的工艺设计，这也就意味着静态功耗将近占了整个功耗的50%，因此，设计团队下一步将处理漏电流带来的功耗问题。ARM标准单元库中包括了经过匹配的一组逻辑单元，其中每一个都有不同的阈值电压(Vt)和相同的物理尺寸。阈值电压较高的单元漏电流较小，但工作频率较低；相反，阈值电压较低的单元漏电流较大，但是工作频率较高。这些单元使用了TSMC的晶体管，能够允许设计者对芯片性能和漏电流大小进行折衷考虑，从而达到他们的设计目标。正如在TSMC 的设计流程6.0中推荐的那样，RTL Compiler在综合中能够获得最优化的高Vt和低Vt单元的组合，由此产生的网表能够在满足设计目标的同时尽可能地降低漏电流。在布局布线之后, 通过考虑实际的连线情况，可以调节设计获得最终的优化结果。利用这个改良的静态功耗降低方法，硅设计链的设计团队节省了46.7%的漏电流功耗。
一旦完成了功耗优化，设计队伍就需要对这个低功耗设计进行分析和验证。芯片中使用的多供电电压使时序分析变得更加复杂，在计算时序时，工具必须对每一个工作电压提供精确的延时模型。为了准确地计算延时，还需要对电平转换器和箝位单元进行正确建模。利用有效电流源模型(ECSM)能够帮助设计队伍在90nm的工艺下解决这个问题。
在签字确认的过程中，精度也是一个非常重要的考虑因素。这是因为，在多个供电电压的低功耗设计中，电压降效应会严重影响供电电压较低电路的时序。在利用TSMC设计流程6.0的同时, 设计队伍也依靠Cadence的VoltageStorm(功耗完整性分析器)和Cadence CeltIC NDC(纳米延时计算器)来分析1.0V和0.8V电压网格上的电压降，将获得的电压数据输入CeltIC NDC(SignalStorm)中基于ECSM的延时计算器中，便能够得到两个不同电压域内的时序信息，其精度接近于SPICE模型的精度。

图1 90nm工艺下缓冲器的电源电压和延时

研究其他的功率管理技术
尽管第1阶段在处理功耗的问题上已经有了一个非常好的开端，但是通过仔细地规划芯片的工作和睡眠模式，还是有很多其他方法能进一步解决漏电流功耗的问题。随着芯片中晶体管数量的持续增加，以及90nm和65nm工艺的使用，对设计者而言，功耗管理已经成为设计中非常重要的考虑因素之一。几十年来，芯片尺寸一直在不断减小，在速度增加的同时，功耗在降低。然而对于90nm或者以下的工艺来说，情况发生了变化，尤其是漏电流功耗，随着工艺的先进不断增加。例如，Intel日前声称为了满足提高下一代处理器性能的需要，必须转向双核的处理器架构，而不能只靠提高单核处理器的工作频率，在那样的情况下，漏电流功耗太大而难于处理。在一个星期内，德州仪器也发布了类似的声明，他们推出SmartReflex技术来分析和管理处理器的功耗，同时通过软件自适应的控制电源，从而优化了电池能量的使用。
功耗管理的技术随器件类型的不同而不同。在那些工作性能至关重要的产品，如游戏或图形处理器中，管理漏电流功耗就是最大的挑战。同时，多功能的电子产品也提出了一些新的课题。例如，最新的掌上电脑能够用于查看日历、电子邮件和欣赏视频节目。根据设备执行的不同工作，这类复杂的产品需要工作在完全不同的几个工作频率下。在设计这类产品的时候，工程师希望运用一种功耗管理技术来处理不同的性能要求，同时有另一种技术能够在某些电路不需要使用的时候彻底关断它们。
功耗管理技术对于实现成功的芯片非常重要，但同时，它们也对设计、测试和验证工具带来了很多新的挑战。它们势必会增加设计的复杂度，导致测试和验证复杂度的大幅增加。
SDC的成员ARM和Cadence继续着他们降低功耗的工作。通过探索下一组可以集成的功耗管理功能，设计队伍扩展了他们在低功耗设计方法论上的成功经验。第一个研究领域包括起草一个优化的方法来实现可靠的、具有鲁棒性的功耗关断和开启顺序，并能为那些关断了电源的电路提供状态保持能力。第二个领域的研究集中在实现电压和频率的动态调整，根据需要对功耗进行智能化控制。同时，新的能够提供不同工作电压的单元和电压转换电路都对电路的形式验证和可测试性设计(DFT)方法提出了挑战。形式验证和DFT方法都必须通过升级来处理低功耗设计技术，它们也将成为复杂功耗管理设计方法学中的一部分。
功耗门控
最好的降低功耗的方法就是关断电路。通过关断芯片的某个区域或者整个子模块，功耗门控技术能够显著地降低漏电流功耗。电路设计者可以通过关断那些暂时不需要的电路模块来降低功耗。
尽管这个概念非常简单，但实现起来并不那么容易：必须知道在什么地方加入功耗门控，如何连接开关，如何创建许多的电子连接来实现关断功能。实现对电路的开启和关断需要仔细规划转换周期电路，以防止电流过冲，避免电路损坏。设计者必须预见到并反复模拟各种不同的情况来理解在关断电路时获得的功耗节省，以及开启电路时消耗的开关功耗。如果没有仔细的分析，设计不但不能节省功耗，反而会在转换过程中浪费更多的功耗。
同时，保持逻辑模块的最小状态以实现快速唤醒也是非常重要的。保持逻辑状态是指在关断电源的周期中，将模块的重要信息保存在存储器中。
为了加速分析和实现过程，SDC采用了Cadence的Encounter 数字IC设计平台。该平台能够在系统级的角度提供解决方案：在何处加入功耗门控，如何以及何时控制门控来实现漏电流功耗降低的最优化。为了充分利用这一自动化的特性，逻辑设计者必须正确地划分芯片，使得设计中可以采用不同的电压，并能在某些情况下适时地关断芯片中没有工作的部分电路。RTL Compiler综合技术能够识别不同的电压域，并根据需要插入隔离单元和保持寄存器。利用智能的架构划分和Encounter的自动功耗管理技术，设计者能够实现设计中漏电流和动态功耗的最小化。Cadence的Encounter设计平台能进一步地自动插入功率开关，对功率域模块进行布局布线。同时，它也能基于电气特性来优化开关尺寸。最后，通过利用包含在ARM物理IP模型中详细的单元特性数据，Encounter平台能够进行时序和信号完整性分析，用于计算在开关中产生的额外电压降，以及在隔离单元中产生的额外延时，以控制信噪特性。
SDC的关注焦点在于验证来自不同成员公司而又相互依赖的设计技术。对于功耗门控来说，ARM功耗管理设计工具的关键组件加速了自动功耗管理的设计流程：
* 功耗门控：通过可开关电压轨控制电压岛；
* 电平转换器和隔离单元：通过可选使能信号升高和降低电压值；
* Always-on-buffer技术：在关断区域使用缓冲器信号。
基于ARM技术的解决方案和Encounter设计平台的综合、布局布线、分析功能可以共同工作，这样的结合能够在整个电路的设计过程中保证最佳的功耗、频率和信号完整性。
动态电压和频率调节
工作频率越高意味着要消耗的动态功耗也越多。动态电压和频率调节技术(DVFS)能够让设计者在不同的工作频率域内动态地降低电压，从而在功耗和性能之间达到非常精细的权衡。
在实际中，该技术需要利用功耗较小的慢速时钟和嵌入式软件，根据设备执行的功能特性来动态调节相应模块的电压值。这项技术的一个最主要的挑战在于必须事先考虑所有的情况，并优化设计使其在每一种工作条件下都能获得性能和功耗的最佳平衡。ARM和Cadence正在共同开发设计IP库、Enconter平台技术和设计方法学，以实现优化过程的自动化，从而简化这项工作。特别地，ARM和Cadence正在验证ARM提出的DVFS技术和关断电源技术的系统级实现方案，利用算法来智能地实现在某个工作频率点下的最低工作电压，以满足特定操作所需要的最小性能。由ARM Artisan提供的专用于低功耗设计的单元库是该方法成功的关键因素。
低功耗测试
先进功耗管理技术的加入同时也相应增加了芯片的工作模式，从而增加了测试的复杂度。如何利用最少的测试向量来尽可能地覆盖所有的工作模式成为低功耗测试的一个主要挑战。
除此之外，低功耗设计技术显著地增加了时序的重要性。为了能够降低功耗，一个经过恰当优化的设计必须权衡所有存在的时序间隙(timing slack)问题。确认时序错误成为测试战略中非常重要的部分。
SDC正在利用Cadence的Encounter平台技术来提升和自动化前端的可测试性设计和测试诊断，这包括设计规划、设计实现，以及非常精确的延时路径测试的开发。该方法最重要的目的就是覆盖几乎所有真实的时序路径.
低功耗验证
低功耗设计需要等效检查和其他先进的验证技术。利用新近加入的Encouter平台技术， SDC能够很好地解决验证问题。Encounter Conformal为先进的低功耗设计提供了等效检查功能。它能保证芯片在实现低功耗优化的同时不会导致逻辑错误。Encounter Conformal还能够执行状态保持寄存器映射检查，验证在不同电压岛之间插入的电平转换器的正确性，验证在功耗门控中的功率连接性和功率开关的正确性。除此之外，它还能验证功耗门控中功率控制、逻辑隔离和状态保持等功能是否正确。
结语
在90nm和65nm工艺下，要在维持芯片性能的同时尽可能地降低功耗，这给设计和测试业带来了极大的挑战。这需要设计链的各个关键成员——晶圆厂、EDA厂商和IP提供商更进一步地紧密合作。在功耗管理方法学的第2阶段，ARM和Cadence通过紧密合作验证了在低功耗设计中所需的相互依赖的技术。与此同时，在设计链的高端和低端中共享设计能够保证设计可以可靠的生产。这种紧密的合作关系使得SDC设计团队能够在整个项目过程中验证重要的功耗管理技术、可测试性设计和低功耗形式验证。■(周俊峰译自ARM《IQ》杂志)