一种4-Mb高速低功耗CMOSSRAM的设计

摘要：高性能的系统芯片对数据存取速度有了更严格的要求，同时低功耗设计已成为VLSI 的研究热点和挑战。本文设计了一款4-Mb(512K×8bit)的高速、低功耗静态存储器(SRAM)。它采用0.25μm CMOS标准工艺和传统的六管单元。文章分析了影响存储器速度和功耗的原因，重点讨论了存储器的总体结构、灵敏放大器及位线电路。通过系统优化，达到15ns的存取时间。

关键词：静态存储器；灵敏放大器；存取时间

引言

近年来，随着计算机和通信系统的发展，对高速、低功耗、大容量的存储器的需求越来越多。为适应这种发展，本文描述了一款4M SRAM，它采用0.25μm CMOS工艺和传统的6管单元，有着15ns的访问时间。

SRAM的存取时间由地址输入到数据输出的关键路径决定，包括地址缓冲、译码器、存储单元、灵敏放大器和输出缓冲电路。其中灵敏放大器是提高速度的关键。SRAM的功耗则取决于它的容量和系统布局。为了提高SRAM的性能，关键是要设计好灵敏放大器。此外，也可以采用不同的方法来优化SRAM的性能。基于此，本文从提高速度和降低功耗出发，重点介绍了SRAM的总体结构、灵敏放大器、存储器单元及相应的位线电路。

存储器结构

提高速度、降低功耗是SRAM设计的主要目标。在SRAM单元中，不仅仅存在静态功耗，而且有动态功耗。例如，在图1中，当字线WL置高，P1和P2都打开，假设A点为高，B点为低，则从V_DD开始，经过小的负载管P5、单元门控管P2、单元导通边的P4 管形成电源到地的直流通路。并且如果字线越长，所带的单元数目越多，引起的列电流也将越大，相应的动态也就功耗越大。为了减少动态功耗，对存储单元进行阵列分割，这样减小字线和位线的长度，从而减少了每次操作所激活的单元数目，对减小功耗有很大作用；同时，字线和位线缩短，减小了寄生电容，加快了存取速度。

图1 存储单元电路

基于此，整个SRAM阵列分为8块，如图2所示。灵敏放大器位于存储器的中间，有利于减少位线与灵敏放大器之间的距离，进一步减少位线的电容，加快存储器的读取速度。从图2中可以看出，通过分块，位线长度为原来的一半。位线的长度减少，位线上的单元减少，在位线上的电容也就减小，从而缩小位线的放电时间。字线的长度为原来的1/8，从而减少了字线上的单元，也就减少了芯片的动态功耗。另外由于分块，只有部分的译码器和放大器工作，使芯片的大部分处于静态功耗的状态下，这样整个SRAM的功耗大大降低。

图2 SRAM的总体结构

存储单元和位线电路

存储单元和局部位线电路如图3所示。在图3中，信号/ATD是由地址变化产生；BS信号由块译码器产生的块选信号。P1和P2是位线上常通的负载管，它们的尺寸很小，维持很小的预充电流。P3和P4是预充电管，P5是平衡管。它们的栅极由一个CMOS反相器的输出控制。当有一个地址变化，产生一个BEQ正脉冲，经反相器输出为负脉冲，通过P3和P4对位线充电。同时平衡管也导通，使BL和/BL从写操作时的大信号差下恢复过来。

图3 局部位线电路

当BEQ=0时，CMOS反相器输出高电平，P3和P4均截止；采用ATD控制位线预充电，有助于降低芯片功耗，提高工作速度。另外译码器受ATD信号控制，在维持状态下，所有字线都为低电平，这将减小维持状态下的列电流，进一步降低芯片的功耗。

尽管灵敏放大器是高速SRAM的关键，但如果不考虑写后的立即读周期时间，就不能保证写恢复时间。因为在写后，位线上留下了很大的电压摆幅。在读操作中，位线电压摆幅低于50mV，而在写操作中，要高于1.5V，为了平衡位线上大的电压摆幅，用写恢复脉冲WR(如图3所示)。它是由WE输入信号的上升沿产生。当写后紧跟一个读操作时，这将大大减小位线上的电压差，加快了写后的读操作的访问时间。这种写后恢复及读前的预充和平衡，共同保证电路可以工作在一个高速的模式下。

高速灵敏放大器

在大容量SRAM存储器阵列中，随着存储单元集成度的提高，单元尺寸缩小，位线加长，位线电容加大，使读操作时单元通过位线的放电速度放慢。

式(1)说明了它们之间得关系：

C_L为位线上总电容，ID是单元驱动管的导通电流，ΔV_B为位线上的电压摆幅。从式(1)中可以看出，减小C_L是很难的，增大ID又受到尺寸的限制。一个解决的方案是减小位线上的电压摆幅。为了确保足够的传播速度，因此高增益的灵敏放大器是提高访问速度的关键因素，如图4 所示。

图4 高速灵敏放大器

在本文中，采用两级放大。首先，灵敏放大器的第一级增益不能太大，提供一个小的增益，有利于抑制干扰信号。并且作为第一级的差分放大器，要求有双端信号输出。由于差分放大器的优良性能(很高的共模抑制比)，基于此，采用两对差分放大器来获得双端信号输出，作为下一级放大器的输入。在图4 中，M1、M2、M3、M4 和M9、M10、M11、M12、M14 组成两对差分放大器。它们的输出信号V(1)(如图5所示) 几乎与输入差分信号成比例增长，可见它们的放大增益恒定，大约在15倍左右。

第一级放大器的增益为：

在这里，gm2和gm4 分别是M2和M4 的跨导，而ro2和ro4 是M2和M4 的输出电阻。在本文中，假设M1和M2的大小相同，M3和M4 的大小相同。根据公式：

进一步简化为：

在这里，W和L分别是MOS管的宽度和长度，un 是载流子的迁移率，Cox是单位面积的栅氧化层电容，! 是沟道调制系数。从式(4)中可以看出，增益随电流的增大而减小；同时，增益随L的增加而增加，因为! 比gm 更依赖于L。放大器的第二级仍是一个差分放大器，由M5、M6、M7、M8和M13组成。它将第一级差动输出信号放大，转换成单端输出信号。该电路虽为单端输出，但却有双端输出的性能。第二级放大器的增益为：

在第二级，通过增加管子的长度来增大放大器的增益。增加第二级主要是来增加放大器的增益。V(2)是第二级的输出信号(如图5所示) 。对于MOS管M13和M14，它们一方面用来组成差分放大器，另一方面作为一个开关管。当放大器不工作时，这两个MOS管关闭，减小了放大器的静态功耗。

最后，通过一个反相器来获得放大器的输出。通过增加反相器的PMOS和NMOS宽度，可以增加反向器的输出电流，从而增强放大器的驱动能力。反向器的输出信号为V_(out)(如图5所示)。从V_(out)也可发现，当差动输入信号达到20mV时，在反相器的输出端便能得到全摆幅的输出信号。因此位线上较小的电压摆幅(实际上是灵敏放大器较大的增益) ，保证了电路足够快的传播速度。

通过对灵敏放大器的瞬态分析，可以得到灵敏放大器的传播速度(如图6所示) 。在HSpice仿真中，放大器的差动输入端的共模信号为1.5V，差模信号为20mV。基于位线电容的考虑，在放大器的输出端接1pf 的负载电容。图6中V_(high)和V_(low)分别为放大器输出高低电平时对应的输出曲线。在图中可以看到，从信号到放大器的输入开始，到放大器输出有效的高低信号的时间约为2ns。

仿真结果

为了考察系统总的性能，在电源电压为2.5V，局部位线电容1pf，输出负载电容为10pf 的情况下，对整个SRAM系统进行Hspice仿真，显示了系统的仿真结果如图7 所示。A1为地址线，BL和/BL为局部位线, AMP1和AMP2是灵敏放大器的输出信号，DATA为数据输出。从图7中可以看出，其存取时间达到15ns，符合设计的要求。

图7 数据输出波形

结束语

随着芯片集成度的提高，低功耗设计已成为学术界和工业界的研究热点。从提高速度和降低功耗出发，本文设计了一款4M SRAM，文中分析了影响静态存储器速度和功耗的原因，针对怎样提高存储器的速度、降低功耗，从存储器系统结构、灵敏放大器和位线电路等方面入手，通过优化系统的布局、减小字线和位线的长度、提高灵敏放大器的增益、对位线进行读前预冲和写后平衡等手段来进行系统优化，使得该存储电路能够达到预期的效果。