低电压全差分运算放大器的优化设计

摘要:本文介绍了一种适合于带通Sigma Delta调制器的低电压低功耗全差分跨导放大器。在采用增益提高技术和尾电流复制技术的基础上,对电路参数进行优化,使运放获得了较高的性能。本电路采用0.35μm CMOS工艺,模拟结果表明,环路带宽为278MHz,直流增益大于80dB,输入阶跃为4V时,在0.1%的精度下建立时间为9.1ns,动态范围达到83.2dB,电源电压为2V,总的功耗为4.2mW。

关键词:跨导放大器;增益提高;尾电流复制

1　引　　言
在开关电容滤波器和模数转换器等模拟采样数据电路中,跨导放大器(OTA)是十分关键的模块。它在应用中,常连接成如图1所示的反馈形式。关于OTA的设计,通常希望在较低的电源电压下,以尽量小的功耗达到高速高增益和高动态范围的要求。低电压和低功耗的趋势主要受如下两个原因的驱动:一是深亚微米技术的发展,二是手提式电子设备市场份额的不断扩大。而高速高增益和高动态范围是高性能系统本身对OTA所提出的要求。

图1　OTA的反馈连接

比如在常见的带通Sigma Delta调制器中,其采样频率要在40MHz以上,这样,为了保证足够的建立精度(0.01%～0.1%),则要求OTA的直流增益在60dB到80dB以上(减小静态误差),单位增益带宽在采样频率的4到6倍之间,也即160MHz到240MHz以上(减小动态误差)。当带通调制器应用于射频接收机中时,通常要求其信噪比在80dB以上,因此OTA必须要有较高的动态范围。此外,在Sigma Delta调制器中,功耗消耗最多的模块是OTA,所以减小调制器功耗的努力应主要放在OTA的设计上。然而,OTA的各个性能指标之间存在着制约关系,要同时满足这些指标通常非常困难。本文通过优化电路结构和电路参数,在2V电源电压下,设计了一种高性能低功耗跨导放大器。

2　结构的优化设计
OTA的常见基本结构主要有两级结构、Folded Cascode结构以及Telescopic结构。在这三种结构中,两级结构的输出摆幅是最大的。但它的次极点与负载电容有关,因此速度较慢,而且其功耗较高,电源抑制比(PSRR)也较低。

Folded Cascode结构的次极点通常比典型的两级结构高,因此它有更好的频率响应。另外,由于该结构的补偿电容直接与地相接,PSRR较好。功耗则与两级结构相当。

Telescopic结构的高速性是由于在次极点处的寄生电容减小了,而它本身的单级结构,自然节约了功耗。另外,它的噪声因子也要比Folded Cascode结构小1.5到2倍。但是,在这三种结构中,Telescopic OTA的输出摆幅是最小的。

综上所述,除了输出摆幅较小外,Telescopic OTA具有最佳的潜在性能。因此,文中设计的OTA是基于Telescopic结构,改进后的电路结构如图2所示。

图2　提出的OTA结构

在图2中,如果M5漏源两端所需的电压降低ΔV,则输出摆幅可以提高2ΔV。为了减小M5源漏两端所需的电压,将其偏置在线性区。此时为保持尾电流恒定不变,引入尾电流复制反馈技术。它由M5、M5r、Mlar、Mlbr、M2r、M3r以及M4r组成,其工作过程为:当M5的漏端电压随着输入共模电压的改变而改变时,M5r的漏端电压就会发生相应的变化,由于M2r～M4r中提供的恒定电流也流过M5r,这样M5r的栅极电压会自动调整,从而保证M5中电流不变。图2中加入了辅助运放A和B(也即采用了增益提高技术),其目的是: 在采用短沟道器件以提高速度的同时,也能使OTA获得很高的增益。
设计时,输入对管之所以采用NMOS管是基于如下考虑:一方面,在高速设计中,闪烁噪声可以忽略,PMOS输入管无法提高OTA的噪声性能,另一方面,NMOS管的迁移率比PMOS管的高2～3倍,因此采用NMOS作输入管既可以提高速度,也可以减小输入寄生电容,降低静态误差。

3　Telescopic OTA的优化
为简化分析,参数的优化针对的是Telescopic结构,但得出的结论同样适合图2所设计的运放。这是因为主运放即为Telescopic结构;辅助运放的加入,会稍微增加M1和M4漏端的寄生电容,但进行合理的设计后,在增益提高前后,它们的单位增益带宽是一样的。另外,辅助运放会增加整个运放20%～30%的噪声,然而主运放动态范围的优化也会提高整个放大器的动态范围。辅助运放也会使总功耗少量增加,但由于它只需驱动栅电容,其功耗约为主运放的十分之一。

3.1　增益带宽的优化
图3所示是Telescopic OTA的差模半边等效电路,其闭环带宽GBW和次极点P₂分别为
其中C_pi是OTA输入端Vx的寄生电容,Cpo为输出端的寄生电容,C2是M1漏端和M2源端的寄生电容,它们可分别表示为
Cpi≈C_gs1 (3)
Cpo=C_gd2+C_db2+C_gd3+C_db3 (4)
C2=C_gd1+C_db1+C_sb2+C_gs2 (5)
通常GBW受到相位裕量(PM)的限制,GBW、P2以及PM的关系为
GBW(W1,W2)/P2(W1,W2)≈cot(PM)(6)
其中，W1和W2是M1和M2的沟道宽度。当M2的饱和压降V_dsat2一定时,为了维持常数PM,在给定偏置电流下,M1的宽度由(6)式决定。下面根据(1)～(6)式,并代入实际工艺参数,采用Matlab作出各变量之间的关系曲线。

图3　Telescopic OTA差模半边等效电路

假设M1和M2取相同的沟道长度L,V_dsat=V_dsat1+V_dsat2。在L=0.35Lm,PM=60°时,I_d和GBW的关系如图4所示。由图4可知,在低电流范围内(图4中A点以下),V_dsat2越小,带宽越高,并且带宽也随电流的增加而增加;而在高电流范围内,V_dsat2越小,带宽越小,但带宽有可能随电流的增加而增加,也有可能随电流的增加而减小。如果作出在不同I_dsat2条件下,I_d和V_dsat的关系曲线,可知V_dsat2越小,V_dsat也越小;也就是说,适当减小V_dsat2可以增加输出摆幅。而如果作出不同PM和不同L时,I_d与GBW的关系曲线,便可以知道减小PM和L可以增大带宽。

图4　不同V_dsat2时,I_d和GBW的关系

由此,可以得出如下优化过程:为了尽量减小功耗,首先电流应选在图4中A点以下,然后可以通过四种方法增加GBW以提高运放的速度:一是减小L,二是减小PM,三是减小V_dsat2,四是增加I_d。在实际设计中,由于采用了增益提高技术,L即使取最小值,也就满足增益的要求。综合考虑运放的可靠性和输出摆幅,V_dsat可取200mV左右。如果PM大于60°,而GBW还不够,可以减小PM。如果仍不能满足带宽要求,再提高偏置电流。

3.2　动态范围(DR)的优化
OTA 的DR为


其中V_od为OTA的差分输出电压摆幅,v_no为OTA等效输出热噪声

其中k为玻尔兹曼常数,T为热力学温度,C为与工艺有关的常数,F=Cf/(Cf+Cs+Cpi)为反馈系数,CLeff=CL+Cpo+Cf*(1-F)为有效的负载电容。从上述公式可以获得如下信息:一方面增大Vdsat4可以减小输出噪声,从而增加DR,另一方面增大Vdsat4也减小了输出摆幅,从而会减小DR。因此Vdsat4一定存在一个最优值使DR最大,可以证明这个优化值约为
V_dsat4≈VDD/10 (9)

4　电路设计
4.1　主运放的设计
在图2中,M1a～M4a、M1b～M4b以及尾电流复制电路称为主运放。理论和实验已经证明,增益提高运放会产生偶对(Doublet),根据K.Bult和G.Geelen的分析,当FyXu≤Xb≤Xp2(10)成立时,增益提高运放具有一阶频率跌落(first order roll off)特性,它的单位增益带宽和主运放的相同,并且偶对不会使建立时间恶化,(10)式中ωu是主运放的开环单位增益带宽,ωb是辅助运放的单位增益带宽,ωp2是主运放的次极点频率。在满足(10)式的条件下,可以根据第3节提出的方法进行优化。值得注意的是,为了获得较快的建立时间,除了要增加带宽以减小线性建立时间,还必须减小转换(Slew)时间,因此要适当增加电流,最后根据理论计算和模拟仿真,尾电流的值取700μA。

4.2　辅助运放的设计
辅助运放采用全差分Folded Cascode结构。考虑到主运放M3a、M3b源端的直流电位较高,而M2a、M2b源端的直流电位较低,因此辅助运放A采用PMOS输入差分对,而辅助运放B采用NMOS输入差分对。为了节省功耗,它们的偏置电路和主运放共用。辅助运放的带宽必须满足(10)式,由于它们只需驱动栅电容,因此采用较小的电流就能很容易的满足带宽的要求。

4.3　共模反馈(CMFB)电路的设计
CMFB电路的作用是使全差分放大器的输出共模电压达到要求的值。这里,主运放和辅助运放都采用如图5所示的开关电容CMFB电路,以减小功耗。V_op和V_on接运放的输出,V_cmo是希望的共模电压,V_cm-ref是运放中与CMFB电路相连管子所希望的偏置电压,而V_cmfb则是实际的偏置电压。CMFB电路中的电容增加了运放的负载,因此应尽量减小,但必须与共模电压的精度和共模环路的稳定性进行折衷。共模电压的精度与共模环路的增益、电容的取值有关,而选择C1大于C2可以减小稳态误差、电荷注入误差和漏电流误差,并且还可以使共模电压获得较快的建立时间。为了保证共模环路的稳定性,CMFB电路的环路带宽至少要大于50%的差分环路带宽。综合考虑以上因素,主运放中C1取400fF,C2取200fF,辅助运放中,C1取150fF,C2取50fF。CMFB电路中的MOS开关采用较小的尺寸以减小寄生电容,但要保证足够的时间常数。

图5　开关电容共模反馈电路

4.4　偏置电路的设计
运放的静态条件通过如图6所示的偏置电路建立。其中采用了低电压电流镜,以降低电源电压。Mn7～Mn11以及Mp7～Mp11工作于线性区,这种偏置方法的优点是偏置电压对衬偏效益不敏感。为了使运放中MOS管在温度、工艺角(Process Corner)的变化下,仍能很好地维持在饱和区,偏置电路使它们的VDS高出过驱动电压100mV左右。Mn5和Mp5保证偏置电路建立在所需的工作点,而不是另一个稳定的、零电流工作点。Vcm-refp与主运放和辅助运放B中CMFB电路的Vcm-ref相连,而Vcm-refn与辅助运放A中CMFB电路的Vcm-ref相连,这两个电压通过单独的支路产生,主要是为了减小CMFB电路中高速时钟信号通过时钟馈通效应对其他偏置电压的影响。在高速电路中,由于电容耦合,偏置电路也需要足够的带宽,因此过度的减小偏置电流以降低功耗是不合适的。通常电流的复制比例不能大于5∶1,为了保证这一点,I_ref取70LA,M2r～M4r以2∶1复制偏置电流。

图6　偏置电路

5　模拟结果
整个运放采用Hspice模拟验证,模拟时,Cs=0.6pF,Ct=2.4pF,CL=0.5pF,加上CMFB电路中的电容以及输出寄生电容,运放的实际负载电容约为2pF。图7是输出摆幅和直流增益的关系,从中可知,在输出摆幅为±1.2V时,直流增益为60dB。图8是环路频率响应。增益提高技术使运放的增益提高了40dB,而单位增益带宽和相位裕量并没有改变。由图8也可知,辅助运放的带宽略高于主运放的带宽,这样偶对不会引起慢建立。其他参数的模拟结果总结如表1。

图7　DC增益与输出摆幅的关系

图8　环路频率特性:(a)幅度响应;(b)相位响应




6　结　论
采用0.35μmCMOS工艺,设计了一种低电压低功耗全差分放大器。通过改进电路结构,克服了Telescopic运放输出摆幅较小的缺点,使运放可在低电压下工作。另外,增益和速度性能也得到了提高。在具体电路的设计上,从系统角度出发,着重对主运放进行了参数优化。对辅助运放、CMFB电路和偏置电路,也进行了比较深入的分析和设计,从而保证了整个运放的高性能。模拟结果表明,改进后的运放可在2V电源电压下工作,功耗只需4.2mW,其他性能指标也获得了较好的结果,如直流增益为83.2dB,环路单位增益带宽为278.2MHz,动态范围为83.2dB,可用于带通Sigma Delta调制器等对OTA要求较高的场合。