2006 CDN Live! 硅谷大会掠影

现在，随着芯片设计复杂性的增加，以及制造技术向65nm及以下工艺的快速发展，设计师正面临着一系列不断出现的、更加严峻的设计挑战。因此,他们也就越加关心如何更好地运用EDA技术来解决通信、计算机及消费类电子产品的各种设计难题。而EDA供应商也在思考着如何提供更优质的设计工具，以满足设计师的种种迫切需求。
今年7月中旬的美国第43届设计自动化大会(DAC)之后，全球EDA行业的领导者Cadence公司意犹未尽，“秀”性正酣，紧接着又于9月12日~14日在美国加州圣荷塞McEnery会议中心举行了CDN Live!大会,即第二届Cadence设计师网络大会。CDN Live!促进委员会成员包括Cadence、IBM、英特尔、TI、ST、英飞凌、NXP(原飞利浦半导体)、飞思卡尔、美国国家半导体、富士通微电子等国际著名3C厂商。本次技术盛会吸引了以硅谷地区为主、来自全美IC设计行业的500多位电子设计工程师和高级技术管理者。CDN Live!通过108场专题技术演讲、多场技术研讨对话、“Cadence技术之夜”，以及与近90篇技术论文的作者面对面交流的方式，使与会的设计师们进一步丰富了有益于今后设计创新工作的“虚拟资源网”。会议宗旨正如Cadence 总裁兼CEO Michael J. Fister一贯倡导的：加强整个电子产业链的密切合作与沟通，不断创造永恒多赢！

Cadence公司 Michael J. Fister

一个锦囊 4个平台
Michael J. Fister两年前刚上台时就提出了一个全新的行业理念：加强EDA与整个电子产业链的密切合作与沟通，服务好整个产业链，以此来扩大EDA行业的整体市场规模。如今，这一理念正由“1个‘锦囊’和4个平台”全面地执行并实现着，这也是Cadence在市场上攻城拔寨的5大利器。
锦囊
所谓锦囊，是Cadence为不同客户及应用所提供的具有很强针对性的解决方案,这也代表了其在业内的独到之处,真正体现了Michael J. Fister的创新理念。每一个锦囊都通过与一个打包在平台流程中经过验证的方法学、授权标准IP相结合，用于解决特定的应用设计问题。适用于复杂设计和IP集成中的各种情况。
Cadence验证部门执行副总裁Moshe Gavrielov介绍说：“目前，我们开发的锦囊集中在无线和数字个人娱乐(DPE)领域。主要有AMS方法、RF设计方法 、针对ARM的功能验证、RF SiP方法 ，明、后年还准备开发低功耗设计方法、针对无线及PCI Express的功能验证、SiP和DPE的扩展等方法。”他进一步强调道：“利用这些锦囊，设计师们可以把宝贵的精力放在产品差异化设计而不是基础设计方面。锦囊不但简化了EDA技术的应用，而且还满足了市场环境对设计生产力和可预测性所提出的要求。”

定制IC设计平台--Virtuoso
适用于高级模拟、混合信号、射频和定制数字设计的Virtuoso 6.1定制设计平台，是本次CDN Live!特别强调的两大重点技术之一。该平台为设计团队提供了集成技术，满足各种工艺节点和设计式样的需求，包括传统的模拟、SiP、混合信号、射频SoC，以及从180nm到45nm的数字元件特性验证。
个人消费电子和无线产品的发展大幅提高了器件中定制、模拟、混合信号和射频内容，当专家资源供应有限时，存在极大的设计复杂性。Virtuoso 6.1平台采用了集成的设计环境、有着约束管理的能力，以及验证、底层规划和布线的新技术。采用 6.1版平台，客户可以通过加速的总IC设计流程提高生产力，提高设计精确度，将重新投片率最小化；并提供差异化、高质量的定制芯片，满足规划好的上市时间安排。
6.1版平台已经由多家半导体和无工厂设计公司进行过开发测试，包括安华高(Avago)、英飞凌、美国国家半导体、PMC-Sierra、高通和瑞萨(Renesas)。
自动化约束驱动方法；设计链沟通
Virtuoso平台引进了一套自动化约束驱动法用于定制设计，帮助设计团队在整个设计流程中维持设计意图。从规划到布局再到验证，该平台将复杂设计约束的沟通与应用自动化。此外，Virtuoso平台是建立于OpenAccess基础之上的。由于使用的是通用数据库，让设计团队可以使用更为精密的多公司设计链，将Virtuoso平台与Cadence Encounter数字IC设计和Incisive功能验证平台结合，进行高度复杂的混合信号设计，不管模拟与数字电路的比例是多少， Allegro系统互连设计平台将会满足新兴的65nm SiP设计的需求。这帮助提高了多种解决方案之间的互用性，将设计方案与流程综合，降低了设计支持成本。
“Virtuoso 6.1平台让设计师可以解决来自通讯和消费电子市场的最复杂的模拟和射频设计需求。同时，进一步巩固了我们在模拟设计技术方面传统的领先地位。”Cadence产品营销全球副总裁Charlie Giogetti说，“Virtuoso平台是Cadence解决方案极具深度的典型范例——它提供了从规划到布局再到验证的一切，由集成约束驱动法所驱动，第一次将电子和物理设计领域联系起来。客户将会获得更快的设计时间，减少出错率，提高可预测性以及一次性设计成功的可能性。”
多级配置
设计师工作时要选最适合的工具。为了满足客户对于设计软件的不同需求，Cadence把Virtuoso平台细分为了低(L)、中(XL)、高(GXL)3个技术级。L为入门级配置； XL为终端用户提供了更高级别的设计辅助，包括普通设计任务的5倍加速、约束和原理图驱动的物理实现以及其它改良； GXL由该平台最先进的设计配置和分析技术构成，包括增强的物理设计能力以及改进的模拟环境，并且可以更好地解决产品良率问题。
Moshe Gavrielov展望2007年的开发目标时表示：“在环境方面，要加强RF设计并增加设计良率。对于物理设计，要加强65nm/45nm工艺的布线设计能力。在仿真方面，对于速度、精度和可用性准备加强所有CIC的仿真引擎。
数字IC设计平台 Encounter
数字设计技术一直是EDA供应商的必争之地，王者自然更加重视。
Cadence产品与技术部执行副总裁Jim Miller指出：“数字IC设计重点在降低功耗，提高大型芯片的生产力,混合信号的设计，90nm/65nm/45nm设计期间及之后的可制造性，以及物理和DFM验证的可扩充性分布式处理技术。我们的技术已经过了数千次流片的验证。”
据介绍，Encounter Timing System是最近刚开发的一套系统工具，为客户提供了面向时序、信号完整性和功耗的统一视图和单一来源——从设计和物理实现，到最后的签发分析。该平台为90 nm及以下工艺的复杂和低功耗设计提供了完整的RTL设计和实现流程。Miller表示：“这使我们在数字IC设计信号完整性解决方案的领导地位延伸至时序签收领域，是Cadence在尖端技术开发方面不断投入资源的直接成果。”
Miller在分析今明两年的研发方向时强调说：“我们今年要实现完整的低功耗设计流程(MSV、PSO和DVFS)，GXL级的Power Forward技术，65nm/45nm DFY(Design for Yield)的物理验证。2007年争取实现45nm/32nm DFY布线与优化的规则和要求，混合信号设计的统一受限管理工具。”
验证平台--Incisive
本次会议的第2个亮点产品是价格为几百万美元的Incisive Design Team Xtreme III Systems加速器/仿真器，这也是Incisive功能验证平台中Incisive Xtreme系列加速器/仿真器的新一代产品。
目前，验证团队面临的挑战随着芯片大小和嵌入式软件复杂度的增加而不断增长。对于百万门级的设计，由于使用各种各样、互不相干的工具集合的低效率，设计师必须挤压出足够的设计周期以确保得到合理的保证，功能性的错误不会出现在硅片上。为了有效地验证高度复杂的数字电路、SoC以及混合信号集成电路，Incisive平台运用一个单内核架构，通过统一各种围绕单一引擎的验证技术克服了分散特点。它还为开放设计、验证标准和模拟/混合信号电路验证提供内在支持。同一个平台提供按需加速、事务级支持、HDL分析(linting)、覆盖、调试与分析、以及测试生成。整体验证时间缩短达50%以上。
据Incisive 平台市场总监Ran Avinum介绍，Xtreme III Systems可大幅简化模拟和加速引擎、整合验证管理和调试环境之间的移动能力，并支持高级验证法，如基于断言和事务处理的加速。Xtreme III是最高密度(每门数量)的加速/仿真系统，提供了双倍于Xtreme Server的性能，可获得10~10万倍的模拟性能，单个机箱最多可达7200万门。
Xtreme III的仿真式、以事件为驱动的环境为设计团队提供了大量验证过程的自动化能力。这些能力包括Incisive Design Team Manager与计划及指标为驱动的闭合管理相结合，与Incisive SimVision仿真调试环境相结合，并且支持SystemVerilog Assertions和SystemVerilog直接编程界面。此外，改良的兼容性模式模拟了Incisive Design Team Simulator并支持其编译脚本。仿真器和加速器之间的热交换能力、VCD-on-Demand、以及行为语言处理器的采用，帮助设计团队从模拟环境转移到Xtreme III Systems中。
新的协作模式让设计师可以采用SCE-MI 1.1运行其基于事务处理的加速环境，达到最大的仿真速度。Incisive平台强大的验证IP组合让Xtreme III系统用户能够调用Incisive Assertion Library、常用总线协议执行器，以及SpeedBridge比率适配器的丰富资源库。
Xtreme III Systems以两种级别提供：Xtreme III Desktop是一款入门级产品，支持仿真、加速和无目标仿真，而Xtreme III System还提供了电路内仿真性能。两种系统都可以同时供12人使用，使其成为整个设计团队的首要加速/仿真方案。
系统互联设计平台--Allegro
针对无线通信及消费电子产品设计中集成度越来越高，上市时间越来越快的需求, SiP、封装和PCB设计将得到更广泛的应用。Allegro系统互连平台能够跨集成电路、封装和PCB协同设计高性能互连。应用平台的协同设计方法，工程师可以迅速优化I/O缓冲器之间和跨集成电路、封装和PCB的系统互联。该方法能避免硬件返工并降低硬件成本和缩短设计周期。约束驱动的Allegro流程包括高级功能用于设计捕捉、信号完整性和物理实现。由于它还得到Encounter与Virtuoso平台的支持，Allegro协同设计方法使得高效的设计链协同成为现实。
Cadence目前提供的锦囊和工具包括： RF SiP方法锦囊， Cadence SiP RF Architect SiP RF Layout，SiP Digital Architect, SiP Digital SI和Cadence SiP Digital Layout工具。Moshe Gavrielov指出：“这些技术主要用来提高SiP的设计功能密度，使SiP技术能够更快地被设计师接受，改善信号性能及低功耗的管理，提升设计团队的生产力，通过约束降低ECO的设计返工。”
对于SiP /封装/PCB设计在2007年的发展蓝图，Gavrielov强调了以下三点：首先，将实现后期布局阶段10GHz信号的分析，据悉， 10GHz以上的信号分析工具也已列入2008年的开发计划内。其次，通过数据总线加强设计与布线。第三，通过表驱动设计技术实现更高级的系统设计，及更高的功能密度。
　　
Common Power Format标准提交IEEE
为解决电子行业面临的低功耗IC设计难题，今年5月 Power Forward Initiative(PFI) 联盟已正式成立。广泛的用户基础是任何一项标准成功的关键。在本届CDN Live!上，据Cadence公司高级副总裁兼PFI顾问Jan Willis女士介绍，作为对PFI联盟扩展行业支持,加速建立Common Power Format (CPF)单一开放式标准的回应,最近又有Calypto 设计系统公司、Golden Gate(金门)技术公司和 Sequence设计公司等 3家EDA企业加入该联盟。至此，全联盟已有来自EDA、设备、制造、库、半导体、系统和IP业界的14个成员：Cadence、ARM、AMD、TSMC、ATI、NXP(原飞利浦半导体)、飞思卡尔、NEC微电子等。
Willis女士称：“近期，PFI联盟已向IEEE提交了一份‘项目授权要求(PAR)’，以成立一个工作组，积极推动CPF的标准化进程。任何IEEE成员均可加入该工作组，并遵守每个公司一票的原则。”
PFI将连接设计、验证和实现，以降低风险，并提高芯片功耗降低的可预测性。各成员将采取一种全新的自动化设计架构，使芯片的功耗降低。“PFI提倡改良并推广一种开放的新规范，以捕获低功耗设计意图的核心，并将设计、实现和验证等领域连接起来。”IEEE CPF工作组主席、来自飞思卡尔半导体的Milind Padhye表示。
“Cadence相信开发低功耗技术的最大收益将是来自架构层面，我们已经投资于可实现IP复用和移植的新技术。” Cadence总裁兼CEO Mike Fister表示，“PFI联合行业的领导者，在改进我们已经完成的模块构造工作的同时，提供一个能进行更高级别研究的平台，这将带领业界以更广泛、系统化和集成化的方法进行低功耗设计。”
IEEE CPF工作组副主席、来自LSI逻辑的工程师Gary Delp认为：“我对IP厂商把功率规范和IP一起明白无误地集成在给客户的设计中，看作是CPF的一种郑重承诺。元数据描述提供了极大的外观导向优势。当行业对格式、结构和内容达成一致时，这种承诺就会显示出巨大的力量。” Willis女士以ARM 1176为例指出:“ARM 1176的额定泄漏功率将从1V降低到0.009V。”
考虑到贯穿整个设计链的特定功耗设计管理目标对广泛方法的需求，以及为确保平稳合作和高成品率生产能力，联盟成员将使用CPF1.0版本。这种新的规范语言通过把握设计师的功耗管理意图，来解决设计自动化工具流程的限制。CPF为设计开发和生产提供一个一致的参考点，让所有设计和技术相关的功耗约束都可以保存在一个文件中，并且在整个设计流程中应用该文件。Willis女士表示：“关于功耗的验证、实现、综合描述将在CPF版本的20行里体现。”
PFI联盟的目标是从2007年开始进行这一开放的行业标准化进程。2007年1月31日前向顾问组和IEEE工作组提交CPF1.0版本草案，并争取于同一年批准CPF2.0版本，在2008年通过CPF3.0版本。在发展组织成员方面，要积极争取更多的厂商参与。■