基于FPGA 的数字通信系统帧同步电路设计

摘要: 描述了一种基于FPGA 实现的全数字通信系统帧同步电路原理，并在MAX + plusII 软件平台上，结合原理图和VHDL 语言进行了编译、仿真、下载。 该电路实现了帧同步的全数字化，整个电路集成到FPGA 芯片中，是实现通信系统的全数字化和集成化的基础。

在数字通信系统中，同步具有相当重要的地位，系统能否有效、可靠地工作，在很大程度上取决于是否有良好的同步系统。 在多路复用技术中，帧同步的作用是使在接收端的时隙脉冲排列规律和接受到的码流中的时序排列规律一致，以保证正确无误地进行分路。 一般通信系统设计中，同步单元电路大多以标准逻辑门设计，电路具有体积大，功耗大，可靠性低等缺点，而可编程器件的广泛应用，为数字系统的设计带来了极大的灵活性。 由于可编程逻辑器件可以通过软件编程对硬件的结构和工作方式进行重构，使得硬件的设计可以如同软件设计那样快捷方便。 当今高速发展的FPGA/CPLD 兼有串、并行工作方式和高速、高可靠性的特点，并可以结合具有强大的行为描述能力和丰富的仿真语句的VHDL 语言进行描述，使其在电子系统设计中得到广泛的应用。 本文给出了一种由全数字电路构成的帧同步电路，并且采用FPGA 技术，实现了帧同步电路的数字化、集成化。

帧同步器工作原理

帧同步器的功能是根据输入的数字基带信号和位同步信号来产生帧同步信号，是通信系统中非常重要的一个电路，其原理框图如图1 所示，主要部分是分频器、巴克码识别器及同步保护三部分。 分频器包括一个24 计数器，巴克码识别器包括移位寄存器和相加判决器，其余部分完成同步保护的功能。

当无基带信号输入(或有基带信号输入但不符合识别器输出要求) 时，识别器没有输出(即输出为0) ，和识别器相连的是与门和或门，分频器输出信号通过后方保护使状态触发器置“0”，从而关闭输出端口的与门，同步器无输出信号，此时Q 的高电平把判决门限置为7 ，关闭或门，打开和识别器相连的与门，同步器处于捕捉态。 当识别器输出两个相隔24TS (TS为一个码元周期) 的GAL 信号(因为判决门限比较高，且要求连续2 帧出现在相同的相位，所以这2 个GAL 信号是正确的帧同步信号概率很高) 时，GAL信号不仅使分频器置“0”，输出一脉冲，同时后方保护会输出一脉冲信号使状态触发器置“1”，从而打开输出端口的与门，输出帧同步信号FS - OUT ，此时判决门限降为6 ，打开或门，同步器进入维持状态。

在维持状态下，因为判决门限比较低，故识别器的漏识别概率减小，假识别概率增加。 由于假识别的信号与分频器输出信号不同步，故和识别器相连的与门不输出假识别信号，从而使假识别信号不影响分频器的工作状态，输出仍为正确的帧同步信号。 我们可以根据判决门限TH 来判断同步器处于何种状态，TH 是高电平为捕捉态，TH 是低点平为维持态。在维持状态下，识别器也可能出现漏识别。 但由于漏识别概率比较小，连续几帧出现漏识别的概率更小。 只要识别器不连续出现三次漏识别，则前方保护不输出脉冲信号，维持态保持不变。 若识别器连续出现三次漏识别，则前方保护输出一个脉冲信号，使维持态变为捕捉态，重新捕捉帧同步码。



帧同步电路顶层设计

本设计中采用基于芯片的自顶向下的设计方法，系统顶层设计包括子系统功能分配、内部功能模块的连接和对外的接口关系，采用原理图输入;下层设计主要描述模块内部的实际功能和具体实现形式，采用原理图和硬件描述语言(VHDL) 混合输入;底层完成具体逻辑功能的描述，采用VHDL 语言输入。 根据帧同步器的原理图，先将电路分为识别器、分频器、后方保护电路、前方保护电路和状态触发器5 个大的模块分别设计实现，再进行顶层文件设计。



顶层设计文件是把涉及的各个模块放在一起，形成一个便于阅读的图形方式。 编译各个模块时，如果设计没有错，系统就会创建一个代表该模块的符号文件，可被顶层设计所调用。 帧同步电路的顶层设计如图2 所示。

编译和仿真

对以上功能模块和顶层原理图编译通过以后，即可对系统进行仿真测试，以确保它在各种可能的条件下有正确的响应。 由于在桢同步电路中，每次刚刚接上电源时判决门限的状态是随机的，因此，分2 种情况对整个系统进行仿真。
1) 维持态。 确定电路是在维持态，判决门限为“0”。 检测电路是否正确工作，主要是看能否从维持态正确的跳到捕捉态。 此时，状态触发器的Q 端不与其它输入端口相连。 仿真结果如图3 所示。



2) 捕捉态。 此时判决门限为“1”，主要检测电路能否有捕捉态进入维持态。 此时，状态触发器的Q端也是不与其它输入端口相连。 仿真结果如图4 所示。




下载和验证

本设计中全数字锁相环帧同步电路采用Altera 公司研制的EDA 开发系统MAX + plusII10。 1 Baseline进行设计，并下载到Spatran2 系列的FPGA 予以实现，其结果完全正确，系统切实可行。

结　论

使用FPGA 芯片即可完成以往需要几十片中规模集成电路(MSI) 才能完成的电路功能，简化了系统结构，减小了设计单元体积，提高了系统的质量和可靠性。 而且MAX + plusII 具有强大的仿真功能，从而可以在进行硬件电路的安装调试前修改不当之处，用户可以在不改变电路系统硬件设置的情况下，通过系统内在线编程来实现逻辑功能的修改，给设计和调试带来极大的方便。