一种基于FPGA的高阶高速FR滤波器的设计与实现方法

摘　要:提出了一种基于FPGA的高阶高速FR滤波器的设计与实现方法。通过一个169阶的均方根升余弦滚降滤波器的设计，介绍了如何应用流水线技术来设计高阶高速FR滤波器，并且对所设计的FR滤波器性能、资源占用进行了分析。

关键词：CSD；FR滤波器；流水线结构；FPGA

引言

匹配滤波器在无线通信当中占据着重要的地位，通常它是由一个低通滤波器来逼近，而具有线性相位特性的有限冲击相应(FR)滤波器越来越受到人们的重视。近年来，针对FR滤波器的重要应用，很多研究者进行了大量的研究工作，内容包括FR滤波器系数的简化、FR滤波器结构的改进、可编程FR滤波器的设计、可编程FR滤波器的高速设计，本文在前面研究的基础上，在FPGA中对高阶FR滤波器进行了优化设计，并对其性能进行了仿真和分析。本文通过对一个169阶的均方根升余弦(SRRC)滤波器(滚降系数为0.05)的结构设计，介绍了一种适合在FPGA中实现的高阶高速FR滤波器的流水线结构。

SRRC滤波器的设计

在数字滤波器尤其是高阶数字滤波器设计时，由于受可编程逻辑器件资源的限制，直接把传统的硬件结构翻译成流水线结构会使可编程逻辑器件的逻辑门的数目急剧增加，因此必须对滤波器的系数以及滤波器的结构做一定程度的处理，在本设计中，以CSD算法来表示滤波器系数，采用并行处理流水线结构。

高阶高速滤波器FPGA实现的算法介绍
利用CSD算法对滤波器系数进行编码，把所有系数表示为H=a₀×2⁰+a₁×2¹+.+a_M-1×2^M-1的形式，其中a_m由CSD编码来确定，只能是0、1或者-1，M为用CSD算法表示滤波器系数时所需的最大位数。根据线性相位滤波器系数对称的特性，滤波器输出y(n)可以表示为:

其中a_mi是0、1或者-1，它代表第i个系数在CSD编码中的2m次幂的对应值。进一步推导，则式(1)可写为:

由于a_mi的值只能是0、1或者-1，乘2^m在FPGA实现中对应着移位操作，则式(2)中 实际就是n(n≤int(n+1)/2)个数并行加法操作后进行移位处理的结果，式(2)为我们在FPGA中实现高阶高速FR数字滤波器提供了理论依据。

高阶高速FR数字滤波器的FPGA结构设计
基于CSD系数的高速FR滤波器的设计方法，通过对存储区里的输入数据进行逐个移位相加来满足高速的要求，如果应用到169阶这样的高阶滤波器，它所消耗的资源会比较大，因此本文在式(2)的基础上，提出了一种更节约硬件资源的改进结构，以169阶均方根升余弦滤波器为例，其结构如图1所示。

输入数据首先输入到一个深度为169的移位寄存器，根据滤波器线性相位的特性完成对称数据相加操作，对称相加后的数据按照式(2)，对2的所有相同(0～13)次方的数进行求和(差)运算后再统一进行移位，这样完成整个运算只需要进行13次移位操作。相对于提出的实现结构，在加法次数相当的情况下，节约了大量的移位器，同时也减少了进行加法运算时所需要的位宽，移位后的13路信号再送入并行169高速滤波器FPGA实现的总体结构法处理模块，最后输出滤波信号。


并行加法器流水线结构
并行加法器流水线结构如图2所示。


如图2所示，并行加法器由双操作数加(减)法器和寄存器组成，因此电路的工作速度主要取决于加法器和寄存器的工作速度，整个结构中参与求和(差)的操作数只有两个，因此要达到百兆以上的速度是完全可以满足的，与普通的并行流水线结构相比，这种滤波器结构对速度和资源进行了折中考虑，使滤波器在满足较高速度要求的情况下尽量减少资源消耗，同时硬件的复杂度也得到降低。

仿真结果和性能分析
我们使用Altera公司的QuartusⅡ5.0进行了仿真验证，输入为带符号有直流分量的16位随机数，由Matlab产生后导入，仿真后由Matlab读出结果进行分析，用Matlab进行的理论滤波之后的时域采样值与本设计得到的时域采样值的比较如图3所示，输入输出的频谱比较如图4所示。该滤波器占用10276个逻辑单元，采用文献方案，需要13525个逻辑单元，这样本文的方案在相同系数的情况下可节约24%的资源，系统的最高工作速度为170.39MHz，信噪比达到69.7dB。





结论

为了更好地在FPGA中实现高阶高速数字滤波器的设计，本文介绍了一种利用滤波器系数进行高阶高速数字滤波器的设计方法。本设计通过对滤波器系数进行CSD编码及相关2的幂次项的数学统计，在满足滤波器高速的要求下，能以较少的逻辑资源在FPGA中实现。仿真结果表明，采用这种方法在FPGA中实现高阶高速滤波器，移位操作次数只和系数量化后2的最大幂次方有关，所需要的加(减)法操作次数也只和所有系数的CSD表示法中2的所有幂次的总和有关。