FPGA实现全彩色OLED动态视频显示控制

摘要:在分析有机电致发光显示器(OLED)显示方法和灰度实现方式的基础上提出了基于四分场的数字灰度方案.介绍了如何采用FPGA实现OLED视频显示控制电路的方法,分析了电路中各个模块的作用及整个电路的工作过程,并给出了仿真和电路测试结果.采用无间隔显示法实现16级灰度显示,使用FPGA由硬件描述语言(VerilogHDL)设计了控制电路,从DVI接口获取动态图像,并将LCD的驱动IC用于驱动AM2OLED,最后成功获得了能实时动态显示的5.1cm(2英寸)120×(160×3)全彩色AM2DLED显示屏显示,图像质量较好.

关键词:有机电致发光显示器;现场可编程门阵列;灰度;分场

1　OLED动态显示的数字灰度的实现
1.1　灰度实现方法比较
有机电致发光显示器(OLED)双管驱动电路可采用传统的模拟电压控制法来实现灰度.由于白光OLED的亮度和数据电压之间呈非线性关系,缺少一个渐变的易于控制的线性区间.彩色OLED显示需要同时精确地控制RGB三基色的灰度,实现起来难度更大.因此,采用模拟电压法来调节发光强度,难以精确、有效地表示低温多晶硅AM-OLED的灰度,现在总的趋势是使用数字灰度方案.数字灰度方法包括面积比率灰度(ARG)和时间比率灰度(TRG)两类.当然,它们也可结合起来使用.各种方法中,控制工作电流方式的缺点是不能保证较好的一致性(因为存在工艺差异和工作条件差异);子显示单元的方法,即空间比例分配的方法,困难在于随着灰度级的增加要制造更小的子单元;脉冲宽度调制法(PWM),缺点是时序复杂,电路开销大.

分场技术可实现OLED工作在发光或熄灭状态,无需考虑线性区问题,尤其对有源选址模式,对OLED驱动电压精度的要求和驱动管均匀一致性的要求都大大降低了,因而大大减低了对工艺的要求.本系统采用了分场(本文为四分场)显示法来实现彩色AM-OLED的灰度显示.

1.2　四分场实现数字灰度
四分场数字灰度方法就是把输入视频信号的一个场周期分为4个子场,4个子场的发光时间比例为1∶2∶4∶8.公共阴极端VC端在不同子场所加的电压是相同的,使驱动TFT工作在输出特性靠近饱和区的线性区,OLED工作在亮度饱和区,那么,OLED在四个子场的发光有效亮度比例也为1∶2∶4∶8.利用子场的组合可以得到16级灰度显示所对应的像素的发光时间,所以可以实现视觉上的16级灰度.对于彩色OLED屏,只需将三基色像素各自以单色方式驱动,然后在屏上进行合成即可,16级灰度可以实现4096种颜色.

写入2显示分离法见图1.图中纵坐标表示由行驱动器选中的行、横坐标表示时间,阴影部分表示OLED发光的显示周期(DP).每帧被分成四个子场(SF),四个子场中DP长度之比为1∶2∶4∶8.在数据写入周期(WP),逐行往显示屏的像素单元写入显示数据,此时,所有的像素都不发光.

图1　写入2显示分离法示意图

显示状态由公共阴极的电平来控制,当其为低电平时,为显示周期;当其为高电平时,为数据写入周期.DP和WP互相分开,交叉进行.

图2　无间隔显示法示意图

无间隔显示法(参见图2)在显示的过程中进行数据的写入,时间占空比可达100%.每一帧仍被分成四个子场,它们的时间之比为1∶2∶4∶8.当帧频为60Hz时,各子场的时间分别为1.11ms,2.22ms,4.45ms和8.90ms.

本系统首次在双TFT像素单元电路中采用了无间隔显示法.该种方法写OLED屏的时间必须小于最小子场的时间,否则将使灰度不正确.如在四分场、60Hz时,写OLED的时间Twp必须小于1.11ms.使用4MHz的写入时钟,写480列,144行(128+16,IC上部放空了16行),16位并行写入,因此每个子场写OLED屏的时间T_wp为1.08ms,正好小于1.11ms.要使最小子场的时间小于写OLED屏的时间,增加灰度级,必须增加TFT的数量.

此方法有两个优点:a.可以省去公共阴极的驱动电路.该电路的电流会随显示分辨率的增加而增加,当分辨率很大时,该电路的设计将会非常困难.b.时间占空比可达100%,相同的外加电压下,亮度提高. 数字驱动电路的困难在于工作频率比模拟驱动电路高得多.采用16位并行写入的方法,把频率降为1/16.

2　FPGA为核心控制的动态显示驱动电路

2.1　整体方案

图3　OLED驱动电路整体方案

图3为OLED驱动电路的总体方案图.其中控制器、延时控制器及多谐振荡器均由现场可编程门阵列(FPGA)实现.基子场的点时钟P-CLK由外部晶振提供,由P-CLK分频得到各个子场的点时钟,并由子场点时钟产生子场行同步信号.待显示的视频信号由DVI接口输出,经RAM缓存后,在特定的时间内写入OLED基板.起缓冲作用的RAM被分成四页,每页分别存储一个子场的数据.页内存储单元与显示屏的像素相对应.从DVI来的数据在第四子场的显示时间内写入RAM,系统采取逐行写入、整屏显示的方式.因为DVI接口标准规定像素时钟至少为27.175MHz,为了保证系统可靠工作,还要留有一定的安全余量,所以,FPGA设计的控制器应能工作在40MHz以上.这对一般的系统来说是很高的频率.起初设计出的系统最高工作频率只有20MHz,离目标相距甚远.为了满足系统的频率要求,采取以下三个方面的措施:a.选择系统布线延时较小且可预测的FPGA,选择的是Altera的ACEX系列的产品;b.合理地设计系统,尽量使用执行效率高的逻辑单元和程序代码;c.选择好的逻辑综合工具(选用Altera的Quartus综合工具),并合理地设置综合参数.通过后仿真,FPGA的最高工作频率达到80MHz.

2.2　FPGA内部模块
本系统使用FPGA来设计控制电路,采用自顶向下的设计方法,从顶层向底层逐层深入、细化.图4为FPGA控制器的内部模块图,FPGA内部共分4个模块.

图4　FPGA内部模块图

a.数据处理单元.接收DVI接口发来的数据,转换成适合分场显示的数据信号,并在同步控制器的控制下,和内存地址发生器一同将分场数据写入帧缓冲器.从DVI发来的数据是每个像素24位的真彩色并行数据,如何将其转化为四分场数据是设计的难点.首先每个基色是8位数据,而4分场所需要的是4位,根据高权值数位优先原则,保留权值较高的四位,并对权值低的四位进行“零舍一入”,从而保证取样平均误差为0.25ζ(ζ为最小取样值),达到最小.经过上述取样,得到一个子像素四分场的全部显示信息,然后使用数据分配器和状态计数器将4位并行数据拆分为单个子场的数据.同时将帧缓存器(RAM)划分为4个单元,每个单元存储一个子场的数据.这样在每个子场的寻址周期内,只需从相应的单元读取数据,写入OLED屏,原始数据由此转换为可用于四分场显示的数据.

b.内存地址发生器.控制内存的读写.当帧缓冲器被划分为4个单元,在写内存时,将每个子像素的4位分场信号分发到各个单元内存储,而在读出时,每个子场又要求从某个相应的单元中去取数据,而且由于现在的内存一般只能字节(即8位)寻址,因此,采用动态地址发生器,即在内存写入时和各分场寻址周期中内存读时采用不同的地址产生机制,并由同步控制器来控制、选择.

c.OLED寻址控制器.在每子场的寻址周期产生行、列驱动器的同步信号,控制行列驱动器将显示数据逐行写入OLED屏中.

d.同步控制器.协调、同步各个模块间的工作,并产生公共阴极控制信号.同步控制器为一个全局定时器.它接收DVI接口发来的同步信号,并以此信号作为全局定时的基准;它输出各个模块的启动和停止信号,各个模块的同步工作;它将DVI发送来的像素时钟信号转换为各个模块的工作时钟信号.

2.3　控制电路工作过程
图5为FPGA内部布局图,当数据处理单元DSP将DVI解码器产生的像素信号R[7∶0],G[7∶0],B[7∶0]转化为分场像素信号Dout[15∶0]时,存于SRAM中;控制单元Controler用于控制各单元的同步及产生读写RAM时的地址信号;延时控制单元Delay及延时模拟单元Cpdm用于控制每一子场的发光时间,以实现分场功能,调节显示灰度.工作过程如下.

图5　FPGA内部布局图

A.数据由DVI接口写入RAM.
B.由DVI发出Reset信号将显示系统复位,并使LI/～LO(亮/灭)有效,启动显示驱动器.
C.显示子过程:a.RAM的输出使能OE有效,在控制器的控制下,从RAM中将第一行数据移入列驱动IC的移位寄存器中,并在移位完毕时,(如图3所示)由控制器发出信号(1),将此行数据存入缓冲器中,同时使行扫描电路中的第一行有效,将第一行数据写入显示屏的存储电容中.b.在存储电容充电的过程中,移位寄存器移入下一行,重复过程a.c.在120行写入完毕时,由控制器发出信号(2),分两路(3)和(4),分别启动延时控制器和多谐振荡器,通过延时控制电路,进行本子场相应时间的延时.此期间Vs有效,整屏显示图像.若此时正处于第四子场,控制器的Ready有效,通知DVI接口可以写入数据,并将RAM的输入使能端置为有效.此时由DVI接口将下一帧的数据写入RAM.d.延时完毕,由延时控制器发出延时完毕信号(5),通知控制器写入下一子场的数据.控制器发出(6),使RAM的输出使能(～OE)有效,并启动写入电路,开始将下一子场的数据写入显示屏.e.重复a.
D.当不需显示时,PC使LI/～LO为低电平,使整个显示系统停止工作.

2.4　仿真结果
系统选用ALTERA公司Acex1K系列的EP1K30TC144-3型FPGA,采用Verilog HDL语言设计了基于S1D17502和S1D17503的120×160彩色AM-OLED显示屏的控制电路,并在Max+plusⅡ软件中进行了仿真,仿真结果如图6所示.

图6　仿真时序图

由仿真时序图可以看出:由DVI在0时刻发出的LI信号启动显示控制器,随后视频数据在DVI发出的时钟同步信号CPO的控制下写入RAM,ADR13-ADR0为内存地址信号.一帧数据全部写入RAM后,便启动了显示过程.CPI为控制时钟,EIO2,DIO1,DIO2为控制器与驱动IC的同步控制信号.Vs为延时控制信号,其为高电平时进行子场延时.图中子场延时时间分别为0.57ms,1.15ms,2.29ms和4.59ms,与要求相符合.第四子场延时过程中,将下一子场数据写入RAM中,待其延时完毕后,又开始了下一子场的显示.