一种IEEE 802.11b基带处理器的低硬件复杂度设计

摘　要: 为了降低基带处理器的硬件复杂度以减少系统的成本, 该文提出了一种适用于IEEE 802.11b 的基带处理器设计。重点描述了捕获、同步以及补偿码键控(CCK) 解调方法。在捕获和同步过程中, 采用了天线锁定技术, 并且利用一种特殊转置结构的相关器完成了信号检测功能。CCK 解调器包含快速W alsh 变换(FWT ) 结构和符号判决单元, 采用了一种新的算法和结构, 降低了硬件复杂度。该芯片采用TSMC 公司的0. 25 μm 逻辑CMOS 工艺设计, 等效门数为32 万门, 版图面积为13mm², 仿真验证表明新的设计降低了硬件复杂度。

关键词: 数据处理;基带处理器;无线局域网;IEEE802.11b

无线局域网是一种无线通信与计算机网络的结合体, 它利用无线电磁波发送和接收数据, 其便捷性和灵活性是有线网络所无法比拟的。目前在已经公布的无线局域网标准中, IEEE802.11b的市场占有率最高。它的物理层占用开放的2. 4GHz 工业、科学和医学( ISM ) 频段, 能够提供1、2、5. 5 和11M b/s 的数据传输速率。在无线局域网的收发机套片中, 基带处理器的任务是为射频发送前端芯片提供调制后的基带数据, 并对射频接收前端下变频之后的数据进行同步、信道估计、解调等, 然后送入媒体访问控制层(MAC) 芯片进行处理。

目前对接收机系统的算法已有很多研究, 但是对系统性能起着至关重要作用的接收机基带处理器芯片实现报道却很少。本文的目的是研究在接收机的结构和实现上, 对已有的算法进行改进, 使之更适合硬件实现。

　IEEE802.11b 物理层标准以及基带处理器结构

　　在标准IEEE802.11b 中, 基带传送速率可以根据不同的无线信道状况发生变化。当无线环境较为恶劣时, 调制方式为低速率的DBPSK (差分二进制相移键控) 调制(1M b/s) 和DQPSK(差分四相相移键控) 调制(2M b/s) ; 否则, 系统将采用CCK调制方法传输高速数据( 5. 5 M b/s 和11 M b/s )。IEEE802.11b 的帧结构如图1 所示, SYNC 部分用于捕获, 它是由128 b 的“1”经过加扰得到的。SFD标志着帧头的起点, 帧头中的S IGNAL、SERVICE和LENGTH包含有帧头所在帧的信息。帧头经过循环冗余检测码CRC216 生成16b 的循环码。PSDU 部分包含有效数据, 最大长度为4095B。表1中列出了IEEE802.11b 标准的有关信息。

图2 为基带处理器的结构框图。其中发送部分包含有加扰器、调制器、过采样滤波器等。在发送一帧之前, 基带处理器先根据MAC 芯片提供的信息构造前导码序列和帧头, 循环编码后送入加扰器。有效数据是由MAC 芯片实时送入的, 加扰后根据发送速率选择对应的调制器进行调制。前导码序列、帧头以及调制后的数据通过过采样滤波器进行过采样和滤波成形, 最后发送给数模转换器。

接收前端芯片下变频之后的信号通过模数转换器送入基带处理器。接收机首先对信号进行抽取, 将其从样值速率降低到码片速率。信道匹配滤波器用于补偿多径无线信道。捕获一帧之后, 基带处理器通过解调, 获得帧头信息, 为接收到的有效数据选择正确的解调器。解调后的数据仍然需要解扰器除去扰码, 最后送入MAC 芯片。

捕获和同步

因为128b 的前导码经过了11b Barker 码的扩频, 另外在1M b/s 和2 M b/s 的传输模式下,BARKER 码也用来对数据进行扩频, 所以接收机可以通过相关器进行捕获和同步。相关器的功能可以看作是有限冲激相应(FIR) 滤波器, 其传输函数为

　　因为转置结构滤波器具有更短的延时, 通常用作高速环境, 所以我们选择转置结构的相关器。在传统转置结构中, 乘法器的数量与阶数相同。图3 给出了一种与之相比更为简洁的结构。考虑到相关器的系数都是固定的+ 1 或者- 1, FIR 中所有的乘法单元所执行的功能可以用一个查找表来完成。先通过查找表计算输入信号的负值, 然后将输入信号的正值和负值送入各个加法器中。

信道匹配滤波器的输出首先经过相关器进行解扩频操作, 当相关器的输入信号所对应的扩频码与相关器系数对齐的时候, 相关器的输出会达到峰值,如果接收信号中每11个码片的相关峰值保持在这11个码片的同一位置, 那么可以认为已经获得同步。

　　为获得更大的增益, 系统前端采用了双天线结构。在捕获过程中, 前端射频的两个天线需要由基带处理器控制依次轮换来寻找最佳的天线接收数据。一旦在某个天线上获得同步, 就认为在该天线搜索到信号, 此时会切换到另外一个天线上检测该天线上是否也有信号。如果在某个天线上有3 次同步, 接收机会锁定在该天线上接收信号, 直到该帧结束。如果在两个天线上都发现有信号, 那么选择输出较大的相关器峰值的天线。这些步骤如图4 所示, 其中实线和虚线的圈代表不同的天线。

CCK 解调器

改进的CCK 解调算法

如图5 所示, 传统的CCK解调方法是通过FWT 进行复数相关解调。首先每8 个码片送入解调器, 通过FWT 得到256个结果, 然后选择最大模值, 即可解码。变换结果可以用下式表示:

其中A 为常数, 表示幅度;

　　因为在CCK编码中, φ₁ 是用DQPSK 调制的,所以e^jφ1是先进行DQPSK 解调, 然后通过相位旋转恢复该相位, 相位恢复后的结果为

　　考虑没有码间干扰、噪声等情况下的理想信道,在满足

条件下式(2) 取得其最大值8A 。

传统的CCK解调过程是在FWT 之后, 从计算出的64个结果中选择具有最大模值的一个, 该最大模值的位置即为解调的结果。当条件(3)不满足时,式(2)的值可以4A, (±2±2i)A , (4±4i)A或者±4Ai。由于在实际电路中, 模值计算需要耗费大量资源, 因此利用表达式I-ABS (Q )代替了模值计算。其I表示实部, Q表示虚部, ABS( )表示取绝对值。这种方法的实质即为选择FWT 结果中具有最大实部同时具有尽可能小的虚部的结果。通过算法级的仿真, 作者验证了这种算法是可行的。

　CCK 解调器的结构

CCK 解调器的结构如图7 所示, 整个解调器分成4个对等的快速Walsh 变换(FWT ) 模块, 每个模块考虑某个固定φ₂, 取其输出的最大值, 最后再对不同的φ₂ 进行比较选择。可以观察到FWT 的最后一级的16个元素的第4k 到第4k+3个元素的值只与倒数第二级的第k个元素和第k + 4个元素相关,即

x ′和y分别表示倒数第二级和最后一级算子。由于最后一级的16个元素需要进行I-ABS(Q)运算然后进行比较, 因此可以利用上述特点, 按照不同的k分成4 组, 事先对每组中的4 个元素进行判决选择,挑选出能够使得式(4) 的模值取得最大值的λi, 然后按式(4) 运算输出结果, 然后对4 组结果根据I-ABS(Q)挑选其最大值, 最后再根据不同的φ₂ 所选出的结果进行选择, 结构如图6 所示, 其中x ^′₀ ,x ^′₁ , …, x ^′₇ 代表FWT中倒数第二层的算子。

这种CCK 解调器省去了模值运算, 同时将最大值比较分组进行, 节省了运算资源, 降低了运算所需时间。表2 列出了修改前后CCK 解调器的综合结果。

　仿真与实现

设计流程如图7 所示。首先用C语言对基带发送接收链路进行行为级浮点仿真, 性能达到要求之后将发送和接收部分改为定点运算重新仿真。行为级仿真通过之后用硬件描述语言Verilog进行寄存器传输级(RTL )设计和仿真。在RTL级仿真中, 激励产生、信道模型以及结果验证部分都由高级语言Matlab完成(如图7左边的虚线框)。后端设计采用了了TSMC 的0. 25μm1P5M的CMOS工艺库。作者分别使用了Synopsys 的Design Comp iler 工具完成了综合、时序分析, 使用Cadence 的Silicon Ensem ble 等工具完成了布局布线等后端设计。设计结果见表3, 图8 给出了最后的版图,主要的芯片面积都由接收机所占用。考虑到数据通路部分已经采用了优化设计,所以可以直接通过Verilog描述和综合,不需要对数据通路进行额外的全定制设计。

　结　论

本文阐述了符合无线局域网标准IEEE802.11b的基带处理器的结构和功能, 重点研究了捕获、同步以及CCK的解调模块。作为捕获和同步的关键模块,相关器利用其特殊的相关系数,采用了一种更为简洁的转置结构。在CCK解调中,利用新的算法和结构,简化了最大模值选择单元,从而降低了硬件复杂度。