高速双端口共享存储器IDT7025及其应用

摘　要:双端口共享存储器IDT7025是真正的双口存储单元,允许同一内存地址的同时存取。IDT7025为高速8K ×16双口静态RAM,可用作单独的128K位双口RAM也可用作32位或者更多字系统的主从双口RAM的组合。它提供两个独立的口,这两个口可以单独控制、有独自的地址和I/O引脚,从而实现了对内存任何地址的独立的、异步的存取(读写) 。

关键词: IDT7025;双口RAM;高速接口

　概述

IDT7025 为高速8K ×16 双口静态RAM,IDT7025可用作单独的128K位双口RAM也可用作32位或者更多字系统的主从双口RAM的组合。在32位或者更高位系统中将IDT7025 用作主从双口RAM方式,可以实现全速、无误运行而不需要额外的离散逻辑。

它提供两个独立的口,这两个口可以单独控制、有独自的地址和I/O引脚,从而实现了对内存任何地址的独立的、异步的存取(读写) 。芯片使能(CE)具有自动的功耗降低特点,这一特点使得每一端口的片上电路可以进入超低功耗备用模式。

采用IDT的CMOS高性能构造,因而器件运行的典型功率只有750 mW。低功耗L型号可以提供电源备份数据保持能力,此时的典型功耗为500μW(2 V电源) 。

IDT7025有84脚PGA陶瓷封装, 84 脚方平封装, 84脚PLCC封装和100脚TQFP封装。军品级别产品依据最新版本M IL - STD - 883, B 类规范制造,从而理想地满足了要求高性能高可靠性的军品温度应用场合。

IDT7025的主要特点: ( 1 )真正的双口存储单元,允许同一内存地址的同时存取; ( 2)高速存取;(3)低功耗运行; (4)独立的高位字节和低位字节控制实现了多元总线的兼容性; ( 5)当层叠多于一个设备时可利用主/从选择使IDT7025可以容易地将数据总线扩展到32位或者更多位; (6) M /S = H表示主机BUSY输出标志; M /S =L表示从机BUSY输入标志; (7)忙碌(BUSY)和中断信号标志; (8)片上断开仲裁逻辑; ( 9)完全的片上硬件支持端口之间的旗语信号; (10)设备可承受高于2 001 V的静电放电电压; (11)任一端口的完全的异步操作; ( 12)电源备份运行—2 V数据保持力; (13) TTL兼容,单独5 V电源( ±10%)供电; (14)工业级温度范围( - 40℃～ + 85 ℃) ,经测试可满足军用电子规格。

IDT7025介绍

　结构特点

IDT7025是一种特殊的数据存贮器件,它具有两个完全独立的端口,各自均有一套相应的数据总线和地址总线以及读写控制线,允许2条不同的计算机总线单独或异步地读写其中任一存储单元。IDT7025具有由CE控制的功率自动降低特性。CE可以通过芯片内部功率下降电路控制没有被选中的某一个或两个端口处于备用状态(CE为高电平) 。当一个端口正常工作,允许读写访问整个内存空间。

传统的双端口通信方式不足之处是当一个占用内存时,另一个就不能进行操作,且控制逻辑也较复杂。此外,采用双存储区配置会浪费存储器资源, I/O并行通信在大量信息交换时的效率较低。随着大规模集成电路技术发展,开发出双口RAM芯片,在一块芯片上集成双总线,即可完成传统的双端口存储器的通信功能,极大简化电路结构,又能加快数据传输,提高可靠性。

IDT7025结构中有左右两个端口分别通过各自的读写、地址和控制线来独立对公共的内存单元进行操作。其核心部分是存储器阵列,用于数据存贮,为双口共用。它不需用任何附加逻辑电路,便可构成16值以上的存储器系统,允许数据高速存取,最快存取时间为20 ns,可与大多数高速处理器配合使用。无需插入等待。其数据保存电压为2 V,便于用电池完成数据的掉电保护。

工作原理

双口RAM 有个显著特点就是访问速度非常快,而且两个端口是完全独立的。这就意味着当左端口高速访问双口RAM的时候无法降低右端口对双口RAM 的访问, 两个端口具有同样的对双口RAM进行读写操作的功能。但是当两个端口同时向同一地址读写数据时,就会因数据冲突造成数据存储或读取错误。两个端口对同一内存操作有4种情况: (1) 2 个端口不同时对同一地址单元存取数据; (2) 2 个端口同时对同一地址单元读出数据;(3)一个写入数据,另一个读出数据; ( 4) 2个端口同时对同一地址单元写入数据。其中,前两种情况2个端口的存取不会出现错误,第三种情况会出现读出错误,第四种情况会发生写入错误。为了避免出现错误, IDT7025有以下几种方式。

　遇忙逻辑

IDT7025有硬件BUSY输出,平常正常工作时为高电平。在两个端口同时访问内存时通过判优使优先级高(或先访问内存的一方)对应的BUSY为高电平,允许读写数据; 优先级低(或后访问内存的一方)对应的BUSY为低电平,禁止对内存进行写操作。这样可以有效保证数据稳定正确的传输。由于内部仲裁逻辑的作用不会是两个BUSY同时为低电平。

BUSY还在芯片的内存扩展中起着非常重要的作用。具体扩展电路图如图1所示。

中断方案工作原理

IDT7025提供中断方案和信号传递方案。中断方案的工作原理:当用户要用到中断功能时,内存中的1FFE和1FFF单元将作为中断标志地点传递命令信息: 当左端口定义为写状态( CE_L= R / W_L=V_L ) ,且在内存1FFF中进行写操作时,右端口的中断标志NT_R为低电平,可以向右端口发出中断请 求,当CE_R= OE_R=V_L时通过右端口对地址1FFF的访问(无论读写)都可以清除右端口中断标志NT_R。相反也是一样的,当右端口对内存1FFE进行写操作时,左端口可以发出中断请求,当左端都访问地址1FFE时,清除左端口中断标志。具体如下:

(1) CE_L= R / W_L=V_L 　左端口写地址1FFF　NT_R=L　向右端口发出中断请求

(2) CE_R= OE_R=V_L 　右端口读或写地址1FFF NT_R=H　清除右端口的中断请求

(3) CE_L=R / W_R=V_L 　右端口写地址1FFE NT_L=L　向左端口发出中断请求

(4) CE_R= OE_L=V_L 　左端口读或写地址1FFE NT_L=H　清除左端口的中断请求

使用中断时,向1FFF和1FFE写的内容由用户自行定义,当不使用中断功能是1FFF和1FFE作为双口RAM的普通内存单元使用。使用中断时一定要在BUSY和BUSY必须为高电平,否则不能正常地读写1FFE和1FFF,就不能正常使用中断。

信号传递方案工作原理

IDT7025是个高速的8 K ×16双口CMOS静态RAM,它有八个二进制的地址信号标志位,它们可以通过系统软件设置使左右任一个通道享有高出另外一个的特权。例如,一个控制器可以通过信号位使另外一个无法访问内存中的一部分地址。

SEM控制信号传递方案的使能,当SEM为低电平时使能传递方案。SEM和CE决定相应的端口是否采用备用方式的功率运行。

有多个处理器或控制器的高速运行系统可以很好地利用IDT7025的信号传递方案,多个处理器通过软件握手可以最大限度地利用系统分配的硬件存储资源。IDT7025不会通过它的信号去控制任何硬件逻辑,因此系统可以完全弹性地利用存储空间。

信号传递方式最大优点在于它不需要任何处理器提供等待时间。这对于高速系统来说非常重要。

　IDT7025的引脚功能及时序特性

引脚功能简介

芯片各引脚的功能见表1。

　时序逻辑

读总线周期时序图如图2所示。写总线周期时序图如图3所示。时序参数表见表2。

　应用设计

该芯片我们曾应用在一套综合管理单元和附属部件的数据交换上,综合管理单元的处理器是inter80486, 附属部件的处理器是DSP 信号是TMS320LF2407A。其硬件结构图如图4所示。

如图4 所示, 486 可以和DSP 可以通过双口IDT7025进行数据交换,需要注意的是486 和DSP的读写速度与双口的速度不一致,要通过READY信号来设置处理器的延时等待,否则很容易出现无法正常读写的情况。可以通过看处理器和双口的读写周期来解决这个问题。

表2　时序参数表

注:以上时间参数以IDT7025X55为例。