高速CMOS 模拟集成电路中的静电保护电路设计

摘　要: 分析了静电放电( ESD) 保护的基本原理，指出了传统的用于模拟电路的ESD 保护电路在高速电路应用中的局限性。 提出了在端口的栅极接地NMOS 管和栅极接电源PMOS 管的基础上，加上电源与地之间的高速静电泻放回路(片上保护) 的新电路结构。 仿真结果表明，该电路满足USB2.0 高速接口电路的ESD 保护要求。 试验测试结果表明该ESD 保护电路在人体模式下的击穿电压在正负2 500 V 以上，具有实际的应用意义。

关键词: 静电放电保护； 人体模型； 片上保护； 栅极接地的NMOS

　　随着超大规模集成电路工艺技术的不断提高，目前CMOS 集成电路已经进入了超深亚微米阶段，MOS 器件的尺寸不断缩小，栅氧化层厚度越来越薄，其栅耐压能力显著下降，集成电路失效的产品中有35 %是由于ESD 问题所引起的。 因此CMOS 集成电路的静电放电( Elect rostaticDischarge ， ESD) 保护电路的设计越来越受到了电路设计者的重视。

ESD 保护电路是为芯片电路提供静电电流的放电路径，以避免静电将内部电路击穿。 由于静电一般来自外界，例如人体、机器，因此ESD 保护电路通常在芯片的压焊盘( PAD) 的周围。 输出压焊盘一般与驱动电路相连， 即与大尺寸的PMOS 和NMOS 管的漏极相连，因此这类器件本身可以用于ESD 保护放电，一般情况下为了保险，输出端也加ESD 保护电路;而输入压焊盘一般连接到MOS 管的栅极上，因此在芯片的输入端，必须加ESD 保护电路。 另外，在芯片的电源(Udd ) 和地(Uss ) 端口上也要加ESD 保护电路，以保证ESD 电流可以从Udd安全地释放到Uss

。 作者在传统的模块电路ESD 保护电路的基础上提出了应用于高速模拟电路的ESD 保护电路。

ESD 保护电路原理分析

数字电路一般采用两级保护电路，并且在主保护电路和次保护电路中串联一个限流电阻，而大的限流电阻和ESD 钳位器件的节电容会产生一个大的RC 延迟，因此，不适合应用于高速模拟CMOS集成电路中。

　　图1 是CMOS 模拟集成电路单级ESD 保护电路。 ESD 钳位器件是栅极接地的NMOS 管(ggNMOS) 。 为了承受较大的ESD 电流，ggNMOS管设计成很大的尺寸，导致大尺寸的ggNMOS 管以及大的漏极PN 扩散结在输入端上形成了大的漏极寄生电容。 由于PN 寄生电容是非线性的可变电容，而高精度的高速模拟集成电路要求输入端寄生电容为常数，因此ESD 钳位器件的寄生电容是高速模拟集成电路的一个主要误差来源。 另外，当静电压通过模拟信号管脚直接加在运算放大器的两个输入端或者加在以共源形式连接的差分对管的栅极时，极高的静电压很容易将MOS 管的栅氧化层击穿。 此时单个的ggNMOS 管无法起到保护作用。因此， Ket 等人提出了用ggPMOS 和ggNMOS管一起组成ESD 保护电路，如图2 所示，其中Dp3 、Dn3各为Mp3 和Mn3 管漏区的寄生二极管。

　　图2 左半边为嵌位(Clamp) 电路，当PAD 上被加上正的ESD 电压时，RC 检测电路经过一个反相器来触发Mn1 管，将大的ESD 电流通过大尺寸的Mn1管释放到Uss 。 但是该电路的局限性在于不能有效的释放负电压下的ESD 电流。 并且由于RC 的值对电路能否正常工作至关重要，所以对其精度要求较高，而R、C 的实际工艺误差较大。

　高速模拟电路中的ESD 保护电路设计

　　图3 是文中提出的应用于高速模拟电路的输入ESD 保护电路。 该电路的左半部为对称的两个嵌位电路，分别检测正、负ESD 电压，其中M6 ， M4 等效为电阻，而源漏衬底短接的M3 ， M7 等效为电容。当正的ESD 电压产生时，即某一瞬间，到Udd 有一个正的大电流， 最左边的嵌位电路工作， 大尺寸(500/ 0.25) 的NMOS 管M0 导通，泻放ESD 电流，其中R0 ， R1 为MOS 管的寄生电阻。 一般来说，芯片的上电时间为毫秒级，而ESD 造成的芯片上电时间为纳秒级，因此很容易将它们区分开来。 设计时RC应该大于ESD 脉冲的时间常数(100 p F ×1. 5 kΩ)(人体模型的典型值) ，同时短于一般上电的时间常数。 这样方可保证在正常的电源上电过程中，M0 管是关闭的。

　　由于ESD 器件依赖电压的非线性输入电容连接到模拟电路输入管脚，往往会导致电路不能正常工作，因此，对于模拟电路的ESD 保护电路设计，除了要能满足芯片所要求的人体模型下的耐压要求，所遇到的最大的挑战是使管脚的输入电容(包括ESD 保护器件以及压焊盘上的电容之和) 尽可能小并且保持恒定。 而文中提出的ESD 保护电路在0. 25μm 的CMOS 工艺中，可以承受HBM 下的2. 5 kV 的ESD 电压， 并且输入电容只有0. 6 p F。为了减小管脚上的输入电容，M8 和M9 的尺寸不能太大，虽然ESD 电流泻放的主要器件M0 和M1 的尺寸很大，结电容也很大，但是该电容并没有连到压焊盘上，所以该电路可以承受较高的ESD 电压，同时输入电容又比较小。

　　该ESD 保护电路的输入电容Cin = CPAD + Cn +Cp ，其中， CPAD 为PAD 上电容，NMOS 和PMOS 上漏极电容为Cn和Cp 。 PAD 上电容相对固定，可以通过一些优化来减小。 漏极电容主要有两部分组成:漏极和栅极之间的电容、漏极的结电容。 在版图不变的情况下，漏栅电容大小基本不变，但漏极结电容会随着漏极电压的变化而出现较大变化。 当输入信号的电压幅值增大时，NMOS 的漏极结电容会变小，而PMOS 的漏极结电容却会增大。 因此，在信号电压幅值变化的时候， PMOS 和NMOS 的漏极结电容可以形成互补，总的寄生电容相对稳定。 文中提出的电路在保证合适的耐压要求前提下，输入电容较小并且能保持相对恒定，所以比较适合应用于高速模拟电路。

对于每一个输入或输出管脚来讲，按照对地或对电源放电的不同，可以分为4 种放电模式[3 ] :正电荷对地( Positive to Uss ， PS) 、负电荷对地(Negative to Uss ， NS) 、正电荷对电源( Positive toUdd ， PD) 以及负电荷对电源( Negative to Udd ，ND) 。 因此在设计ESD 保护电路是需要考虑上述4种不同的放电模式。

以下分析该电路的基本工作原理，由于同一个MOS 管在不同的ESD 电压极性下的耐压值也大不相同，NMOS 管在NS 模式下的耐压值一般高出PS模式下10 倍以上，而PMOS 管在PD 模式下的耐压值高出ND 模式下10 倍以上，而一块芯片的耐压能力是由其所有管脚在所有模式下的最低耐压值所决定的，故要分析4 种放电模式下的电路工作原理，尤其是注意PS 和ND 模式下的放电途径。

该保护电路在NS 模式下通过M9 释放ESD 电流，在PD 模式下通过M8 释放，均能达到较高的耐压值(见表1) 。 当放电模式是PS 模式时，利用电源间的保护电路来形成一条新的放电路径，电流通过ggPMOS(M8 ) 正向偏置的寄生二极管流向Udd ，Udd和GND 之间的电压升高，M6 和M3 构成的RC 检测电路，触发大尺寸的MOS 管(M2 ， M0 ) 迅速导通，在Udd 和GND 之间形成通路， 有效放电。 由于ggPMOS 的寄生二极管处于正向偏置，Udd 和GND之间泻流管尺寸很大，所以电路可以承受很大的电压。 在ND 模式下原理类似，即通过ggNMOS ( M9 )正向偏置的寄生二极管，以及中间的钳位电路泻放ESD 电流。 图4 是上述Udd到Uss片上保护电路原理的示意图。

　Spice 仿真以及ESD 测试结果

由于ESD 保护电路以及封装所带来的寄生电容和寄生电感对原有输出信号会有影响，尤其是在高速模拟电路中，频率越高信号畸变越严重，所以建立合适的仿真模型并进行有效的仿真是必须的。信号一般经过驱动， ESD 保护，和封装引线才能传到芯片外的负载上，封装的模型根据选用的封装形式和厂家提供的参数决定。 一般IC 封装会给出端口的寄生电容，电阻和电感，其等效模型如图5所示。 将该模型与前面的ESD 保护电路(图3) 串连起来就可以得到端口模型， 可用spice 对用于USB2.0 的环境，在480 MHz 频率下的收发电路进行仿真，其仿真波形如图6 所示。 输出端口out1 是不考虑端口模型的影响，480 MHz 时钟的输出较为理想，out2 是加入端口模型后的时钟输出，波形有所畸变，但仍能满足电路设计要求。

　　上述ESD 保护电路(见图3) 在被应用于设计USB2. 0 接口芯片中。 该芯片的最高时钟频率为480 MHz ，采用TSMC 公司的0. 25μm 混合信号工艺进行了流片。 流片后的芯片用抗静电测试仪( Thermo Keytek 公司，型号: ZAPMASTER 714)进行了测试，其结果如表1 所示，给出了在上述4 种不同的放电模式下的耐压值。 测试结果表明在所有测试条件下的人体模型最高击穿电压(V) 超过了正负2 500 V。

4 　结　论

在高速的模拟电路设计中， ESD 成为芯片能否正常工作的重要考虑因素。 文中提出了在用栅极接地的NMOS 和栅极接电源PMOS 管的基础上，结合电源与地之间的高速静电泻放回路的新的电路结构。 经过实际测试，在HBM 模型下可以承受正负2 500 V 的高压，并且该电路对正常信号的影响