基于多路数字移相时钟的瞬时测频模块设计
引 言
瞬时测频的方法有很多种，常见的有多信道法、鉴频法、干涉仪比相法，直接计数式瞬时测频因为测频方法简单、运算量小、速度快、工程实现的体积小而得到人们的广泛关注。提高直接数字计数法的精度通常有两个思路：使用时幅转换技术或提高计数标准时钟频率。时幅转换技术采用模拟电路，在测量高频信号时容易受噪声干扰，且电路反应的速度较低;标准时钟的频率受到器件电气特性和布线的限制一般在200 MHz左右，进一步提高则会使成本大幅增加且性能大幅下降。本文提出一种利用多路时钟移相技术的测频方法，不需提高标准时钟频率就可提高测量精度。该方法适用于捷变频雷达的载波频率测频系统。
1 数字移相时钟原理
所谓移相是指对于两路同频信号，以其中一路为参考信号，另一路相对于该参考信号做超前或滞后的移动形成相位差。数字移相通常采用数字延时方法，以延时的长短来决定两数字信号间的相位差;使用专门的数字移相时钟芯片可产生多路移相时钟，在本设计中采用FPGA内部的PLL模块产生多路移相时钟，如图1所示，原始计数时钟信号CLK0通过移相后得到CLK90、CLK180、CLK270，相位依次相差90°。
2 等精度测量的原理及其误差分析
被测信号经过放大电路和整形电路的放大、整形处理后，产生的矩形脉冲串被送往测频模块。在测量过程中，有两个计数器T和了Tx分别对标准信号和被测信号同时计数，其计数值分别为Ns和Nx。首先给出闸门开启信号(预置闸门上升沿)，此时计数器Ts和Tx并不开始计数，而是等到被测信号的上升沿到来时，两计数器才开始计数。预置闸门关闭信号(下降沿)到时，两计数器并不立即停止计数，而是在被测信号的上升沿到来时才结束计数，完成1次测量过程。可以看出，实际闸门时间Tz与预置闸门时间Ty并不严格相等，但差值不超过被测信号的1个周期，如图1所示。
设在1次实际闸门时间Tz中，计数器Tx对被测信号的计数值为Nx，计数器Ts对标准信号的计数值为Ns，标准信号的频率为fs，则被测信号的频率为
3 基于数字移相时钟的瞬时测频原理
为得到高频的标准时钟，本文采用将多路数字移相时钟作为标准时钟的方法，等效的把标准时钟多倍频，构成基于数字移相时钟的等精度瞬时测频法，以4路移相时钟为例进行说明，如图2所示。
令CLK的高电平为1，低电平为0，则4路标准时钟的电平信号构成一组时钟相位信息代码，分别为：1001，1100，0110，0011，这样就获取了4路时钟每Tclk/4时间的变化信息。由于4路时钟信号的相位差固定，则时钟相位信息代码按该顺序循环变化，两个相邻数字码值间的变化时问为Tclk/4。也就是说如果用1路标准时钟对Tz计时，则Tz对应的计数值每经过一个Tclk时间增加1，而用4路相差90度的标准时钟对Tz计时，则Tz对应的数字码值每经过一个Tclk/4时间就变化1次，相当于将标准时钟频率4倍频。
将4路时钟信号作为输入信号引入锁存器的D端，等精度测频过程中，利用逻辑器件在实际闸门开启时刻启动粗计数器Ts，并产生锁存信号输到锁存器的时钟端，这样就在锁存器的Q端锁存了一组时钟相位信息代码M1，并将其送入存储器存放;粗计数器Ts对标准时钟CLK0的完整周期计数，每一个时钟上升沿，粗计数器Ts的计数值Ns加1(时钟相位信息代码变化4次)。在实际闸门关闭瞬间，再次锁存一组时钟相位信息代码M2送入存储器并停止粗计数器计数。得到码值M1和M2后，通过查表得到细计数k，即两码值之间的间隔数，这样就使M1和M2转换为能参加数学运算的数据，此过程称为细计数过程。K的值如表1所示。
4 误差分析
由于实际闸门和被测信号同步，且粗计数器是对标准时钟的整周期计数，故式(1)中的Nx、Ns均不存在量化误差。而实际闸门和标准时钟不同步，则锁存码值会有误差，最终表现为k值的±1量化误差。但由于在式(1)中是k/4参与运算，故量化误差缩小为±1/4，则相对误差
即通过4路移相时钟测频的方法，在测量时间和基准时钟频率不变的情况下，使测量的相对误差变为原误差的1/4，测量精度提高了4倍。
5 具体模块设计
由前文的论述可知，通过对标准时钟移相，可以实现时钟倍频的效果以提高测频精度，问题的关键又转换为移相时钟的产生和移相精度。利用FPGA的高集成度和其强大的时钟管理模块(PLL)来实现该功能。
5.1 主要硬件资源说明
选用Altera公司的StratixⅡ系列FPGA：EP2s15F484C5来实现该功能。该FPGA内部有时钟模块(PLL)6个，可产生16路移相时钟，16位计数器频率最高能达到420 MHz。
5.2 16路时钟移相的实现
该电路由时钟电路和PLL并联移相电路两级构成：
(1) 外部高精度时钟芯片产生20.0 MHz的时钟从PLL专用引脚输入FPGA后连接到PLL0的inclk0端，PLL0将其20倍频到400 MHz作为基准时钟，并输出4路基准时钟给PLL1，PLL2，PLL3和PLL4;
(2) PLL1～PLL4通过FPGA内部全局时钟线并联，即每个PLL的inclk0输入端分别和PLI0的时钟输出端c0～c3分别相连。4个PLL的控制信号完全一样，但每个PLL中c0～c3输出时钟的相位设置不同，分别为0°、22.5°、45°、67.5°、90°、112.5°、135°、157.5°、180°、202.5°、225°、247.5°、270°、292.5°、315°、337.5°对应的时间差为：156.25ps，即构成了16路移相时钟。
5.3 时钟码值锁存器：
移相模块产生的16路移相时钟分别送入两码值8路锁存器74 374的输入端(D0～D7)，该8路锁存器由8个并联的D触发器构成，D触发器为上升沿触发模式，即对控制端(C)施加上升跳变时才将输入端(D)的信号在输出端(Q)上输出。控制端由实际闸门产生的锁存信号控制，该锁存信号通过全局时钟布线，保证信号到各锁存器的时延相等。锁存的码值被上位机接收后，解除锁存。16路锁存码值为：1000000001111111、1100000000111111～0000000011111111。对于16位的时钟相位信息代码仍然建立如表1所示的转换表将代码转换为参与运算的k值，此时k值为在-16～16范围取值的整数，且表值数据为162个。
5.4 测频模块结构
该模块为整个计数器的核心部分，时钟码值锁存器的锁存结果通过串口或USB接口传输给上位机运算以实现测频功能，见图3。
6 仿真结果说明
利用Quartus6.0软件设计程序并仿真，输入FPGA的时钟频率为20 MHz，被测信号datainl的频率为124.333 3 MHz，预闸门时间为500 ns，采用16路移相时钟的仿真结果见图4。
7 结束语
本文所提出的等精度瞬时测频方法具有电路简单，高性价比的特点，可用于捷变频脉冲调制雷达脉内测频。最为核心的测频电路完全在FPGA内部构建，输人的标准时钟仅为20 MHz，不仅减小了布线和制板的难度，而且大幅提高了模块的抗干扰能力保证了测量精度。整个测频模块用一块板卡实现，通过测试达到预期效果，证明该设计方案具有很高的实用性。