数字流程心得
第一部分 verilog硬件描述语言所得逻辑网表
使用软件 modsim
注意事项: 1. 注意要考虑到网表的可综合性
2.网表的层次性要强
3.测量方法—测试向量的编写
第二部分 网表的综合
Linux操作系统下,在HOME/OVERSHIFT中,建有一个SYN_RUN的文件夹,将要综合的网表粘贴到这个文件夹下, 编辑其中的.cst文件, 使之指定我所要综合的网表, 并修改时钟参数, CLK_PRD=5(200MHZ). 启动终端,在该路径下启动synopsys, 启动命令是dc_view_exer –r /home/overshift/program/synopsys/&, 其命令中所体现的路径是synopsys的安装路径. 启动synopsy design analyzer后, setup--command window -include top.cst, 选定顶层模块, --edit-uniquify-hierarchy(硬件例化,唯一化)--选定顶层模块-tools-design optimization-OK--save as .v -save time.sdf
第三部分 自动布局布线
Sun工作站,启动后,指定一个空文件夹,将网表粘贴进去,包括库, 启动一个终端, 指定到该文件夹, sedsm -2000启动silicon, 布线的步骤如下:
1’ 导入.lef文件: 首先是金属信息,其次是数字标准单元信息
2’ 导入verilog网表, 包括标准单元库的网表,要指定顶层模块的名字
3’ 初始化布局
4’ add stripes
5’ place ios
6’ place cells
7’ add rings
8’ connect rings
9’ route wrouts
10’ save
11’ export
所有需要的信息都包含在1secell文件夹中,也备份在我的移动硬盘中(路径:/bak/tools/科技软件/ic_tools/silicon_bak中
第四部分 CSM流程
版图导入 全部flatten掉,进入nwell层, 全部选定, (ctrl+A), creat-layer generation 选定层, 选择grow by
+0.5 -0.55
对via1,via2,via3层, +0.025, 要注意每次尺寸改变要把旧的该层删除掉.