能够生成可靠波形的DDS IC与IP

　　有一种更好的方案是采用二进制加法器（一般称为相位累加器）代替计数器，它将外部调谐值与前一结果进行累加（图1）。计数器随着每一个时钟脉冲增加，加法器可以顺序进行线性相位累加，或累加其它正弦值，直到加法器可接受的最大正弦值。你可能会考虑：这种技术能跳跃采集正弦值吗？是的，但必须以固定的间隔。记住奈奎斯特条件：只需一部分参考值就可以产生一个有用的正弦波。DAC输出端一个适当的重构（或重组）以及滤波器用于完成这个工作。

　　你可以购买到各种包含加法器、控制电路和DAC的DDS芯片，它可生成正弦波或正弦-余弦波，适用于各种I/Q通信设计。DDS器件可以使用正弦值查询表或算法来生成正弦值。如果使用FGPA也不必担心，供应商会提供工具和实现DDS功能的IP。

　　由于DDS器件使用采样数据工作，设计者必须注意到奈奎斯特采样定理。考虑一个100MHz时钟的DDS电路，编程生成一个30MHz正弦波。该电路对输出信号具有50MHz的奈奎斯特极限，但在实际中40MHz会是更靠近的上限。

　　除了30MHz基频以外，DAC输出包括70MHz（100-30）、130MHz（100+30）、170MHz（2*100-30）等信号。这些不需要的“镜像”波幅遵从标准的sin(x)/x（或sinc）包络或滚降斜率（图2）。因此，DDS电路要在DAC后面增加一个低通滤波器，以消除这些不需要的信号成份。不过，有些设计会使用这些“镜像”信号中的一个。例如，射频接收机可能会滤除30MHz基频，而在IF级使用70MHz的镜像信号。（DDS IC也可以改变该信号的频率。）仔细观察sin(x)/x包络也可以看到，当接近奈奎斯特极限时基频振幅如何减小。

　　输出信号的特性很大程度上依赖于驱动DDS IC的参考时钟信号精确度。因此，参考时钟信号中的任何抖动（或相位噪声）都会降低信号输出的等级。所有时钟电路都有抖动，但专用于信号综合的器件可以大大减少这种抖动，因为特别注意了时钟电路的设计。例如，ADI公司就提供抖动低至300fsec的时钟生成IC。

　　设计者还必须考虑到准备生成信号的无杂散动态范围（SFDR）。因此，当工程师观察输出信号的毛刺时，不能只看由DDS电路本身造成的毛刺。例如，开关模式电源就可以产生毛刺。如果你改变一个DDS电路的数字调谐值，与DDS有关的毛刺也会移动。你会看到，来自其它电路的毛刺则保持为固定的频率。

　　上文提到的重构滤波器也会导致一种设计的缺陷。ADI公司高级产品营销经理Jeff Keip称，一个典型的重构滤波器也许并不能抑制滤波器高于截止频率数个倍频的寄生信号。“因为采样系统中，理论上的信号镜像会在越来越高的频率上重复。一个好的重构滤波器必须提供一个足以衰减这些较高频信号的阻带，使它们不会和基频信号相混。”

　　Keip强调，工程师必须为基于DDS的应用开发一个“信号预算”，以确定哪些信号将出现，以何种波幅出现。这样，工程师就可以规划自己的滤波、调谐、时钟以及DDS编程策略，在尽量减少寄生信号的同时获得最好的正弦波。

　　改进信号输出的一种方式是在DDS芯片内部的DAC输出端使用RF变压器。用差分DAC输出驱动一个中心抽头（接地）的线圈，可在变压器输出端产生一个较高的信号摆幅（图3）。变压器（如Mini-Circuits公司的T1-1T+或T1-1T）亦提供了一种减小共模信号的好方法（如偶次谐波）。Keip 解释说：“有些设计者选择省掉变压器，但他们仍希望利用差分信号的优点，因此应用了差分滤波器。但我们发现，差分滤波器结构不能进行共模抑制。”

　　如前所述，你可以将DDS电路的数字部分设计到FPGA中。例如，Xilinx公司的DDS编译器（DDS Compiler）使工程师能够快速地输入设计参数，以确定FPGA是否可以处理这些参数，如果可以，则确定DDS电路需要的FGPA资源（图4）。 Xilinx公司产品市场经理Vinay Jitendra Singh强调，DDS Compiler只是该公司数字信号处理IP库中的一部分，它包括FFT核、滤波器和其它功能。

　　Singh认为：“工程师可以查看DDS Compiler的数据表。但如果他们有Xilinx软件，开始可以采用CORE Generator，这个工具中包含了DDS Compiler。然后他们就可以获得基于自己规格的实现信息。”

Singh表示，系统工程师可以用Xilinx System Generator起动DSP的开发，以及测试设计中的DDS部分。然后他们可以在相同的高级设计环境中，使用DDS Compiler在Xilinx FPGA上实现DDS电路。

　　接下来，DDS Compiler会作出一些决定，如是否使用全波或四分之一波的正弦/余弦查找表，或将表置于块或分布式内存中。Singh解释说：“如果以后一个设计用完了RAM，设计者可以用分布式内存快速实现DDS设计。并且一个团队可以选择必须满足的最优目标。”

　　你可能觉得，由于基于FPGA的设计提供了充足的逻辑和存储单元，足够增加一个DDS电路，因此你获得DDS是没有成本的。并非如此：因为还必须增加一个精密DAC、电压基准、重构滤波器和其它元件。但另一方面，FPGA使你能针对特殊需要而定制DDS设计。

　　请检查供应商的数据表、应用说明和参考设计中的应用案例。你会发现DDS IC与IP供应商都增强了基本的DDS操作，以消除错误源、改善调谐范围，以及简化DDS技术在现代电路中的应用。供应商现正针对非信号处理专业的人员，将抖动、Taylor系列插值、辅助累加器和其它先进能力做成易于使用的形式。