基于VHDL的4PSK调制器设计与仿真

　　目前．数字调制正逐渐取代模拟调制。许多调制都使用多进制数字调制．四进制数字相位调制是利用载波的4种不同相位来表征数字信息调制的．相位调制具有误码性能好，节省带宽。信息传输速率高等优点。采用Altera的开发工具MAX+plusII设计调制器便于仿真，它可根据仿真结果分析电路是否正确。提高电路设计的灵活性和准确性。利用VHDL硬件描述语言来描述硬件电路的功能。根据信号连接关系及定时关系的语言能有效表示硬件电路特性。

　　2 4PSK原理

　　移相键控即受键控的载波相位调制是按基带脉冲改变的一种数字调制方式。其中，四相移相键控制(4PSK)的应用广泛，它是用4种不同相位代表4种不同相位的信息，因此对于输入的二进制数字序列应该先分组，将每两个比特编为一组；然后用4种不同的相位对其表征。例如，若输入的二进制数字信息序列为10110010…，则可将他们分成10，11，00，10，…，然后用4种不同的相位对其表征。该系统设计采用相位选择法产生4PSK信号，以实现4PSK调制器的设计。其框图如图1所示。

点击看原图

　　3 系统设计与实现

　　采用相位选择法实现4PSK调制器，其系统设计框图如图2所示。整个系统分为分频器、m序列产生器、串，并转换电路、跳变检测、逻辑选相电路、正弦信号发生器和D／A转换器等部分。

点击看原图

　　3．1 序列发生器

　　序列以其具有随机特性、预先可确定性、循环特性而广泛应用于通信领域。该调制系统的输入是采用4级移位寄存器得到的一串长度为24一1=15的m序列。设4个移位寄存器的输出排列依次为m(0)，m(1)，m(2)，m(3)，则m序列的反馈逻辑H}为m(O)=m(3)0m(2)。如果根据该反馈逻辑，运行过程中则进入死循环，无法自启动。需将状态0000转换为1000。此时，能自启动的反馈逻辑为：

点击看原图

　　m序列的仿真结果如图3所示。其中CO(ierate为码元速率；code为m序列。

点击看原图

　　3．2 串/并转换器

　　串／并转换器可将m序列中的奇数码与偶数码分离，变成奇偶分列、时序一致的码序列。串／并转换电路由奇数码和偶数码两部分提取电路组成，采用奇数码提取电路时，奇数码元延迟一个码元时间，以达到与偶数码元同时输出。为此，奇数码提取电路由两级移位寄存器组成，分别是同相时钟触发和反相时钟触发。然而偶数码提取电路是一个一级移位寄存器．为了与奇数码提取电路同步，则采用反向时钟触发。因此．通过串／并转换后的码元速率变成原来的50％。串/并转换电路框图如图4所示。

点击看原图

　　图5为串／并转换电路的仿真结果。c为由c(0)和c(1)二进制数字码元组成的双比特码元；code为m序列；coderate为码元速率。

点击看原图

　　3．3 正弦信号发生器

　　该调制系统以连续的模拟信号正弦波作为载波。该模拟信号在数字通信系统中传输，需经过抽样、量化、编码转换成数字信号。

　　根据抽样定理对采样点处得到的采样值进行5位量化，5位二进制码元的变化范围为00000～11111，即从0～31。若选中间值15作为1／2峰峰值，考虑到波峰与波谷的对称性，所以选择O作为正弦波形的波谷值，30作为波峰值。各采样点的采样值为：

点击看原图

　　式中：Va／ue为采样值；n为所采样的16个点中的一个，式(2)中加1是为了避免Value值出现负值。

　　图6为VHDL语言产生正弦波的仿真波形。其中，一个周期内有16个采样点，countl6为采样点计数变量；value为采样值变量。

点击看原图

　　3．4 分频器

　　由于对正弦信号每周期取16个采样点，即正弦波采样点的输出频率应该是m序列的16倍．因此该系统频率需设计2个频率，即正弦波发生器的时钟频率sinclk和码元速率频率coderate，其中，coderate是由sinclk的16分频，16分频指sinclk有16个时钟上升沿或下降沿触发；coderate只有一个上升沿或下降沿触发。

　　设置一个计数变量d8，计数范围0～7，当sinclk每来一个上升沿时，d8加1。当ds=7时，coderate跳变。此时，d8变为0，继续计数。图7为用VHDL语言实现波形的仿真结果。

点击看原图