数字下变频的FPGA实现

　　利用上述的各个模块，可得到DDC系统的实现结构图如图6所示。

图6 DDC实现的结构图

　　整个系统在Cyclone系列芯片EP1C6Q240C8上实现，其FPGA综合结果图7所示。

图7 DDC系统的Quartus综合结果

　　时序测试图(图8)中，黄色为系统时钟波形，绿色为NCO产生的正弦波时序波形，蓝色为抽取滤波器输出的时序波形，粉红色为FIR滤波器输出时序波形。从示波器显示的时序图可以看出抽取滤波器输出波形的延时最大，大约为14ns左右，这和软件仿真的结果比较吻合，仿真中抽取滤波器输出的延时为16.47ns。故抽取滤波器是制约系统时钟速率提高的关键因素。

 图8 系统时序测试结果

　　结语

　　本文介绍了一种应用于数字化中频频谱分析仪的数字下变频电路，整个电路基于FPGA实现，结构简单，易于编程实现。