SEU/SET加固D触发器的设计与分析
0 引言
随着集成电路制造工艺的进步、器件尺寸的缩小和工作速度的提升，单粒子效应（SEE）已经成为影响深亚微米器件的主要辐射效应。单粒子效应包括单粒子翻转（SEU）和单粒子瞬态脉冲（SET）。辐射造成的脉冲电流导致存储节点电平改变的称为单粒子翻转；如果辐射导致节点电平出现瞬态的错误信号，而且这种错误信号可能在组合逻辑电路中逐级传播，称为单粒子瞬态脉冲。在0.35μm及其之前的工艺技术，针对SEE辐射加固主要考虑SEU，SET基本可以忽略。随着器件尺寸的进一步缩小，SEU和SET带来的问题就变得更严重。A.Balasubramanian等人的研究表明，随着电路工作频率的提高，由组合逻辑电路造成的错误率逐渐超过时序逻辑电路而占主要地位。所以SET已经不容忽视并且需要有针对性地进行加固。
D触发器是CMOS数字集成电路设计中使用极为广泛的一种电路单元。目前D触发器的常见加固技术包括双互锁单元技术（DICE）、三模态冗余技术（TMR）、时间采样技术（TS）等。本文提出并研究了一种新型的抗SEU/SET的D触发器加固设计，即保护门触发器。
1 保护门结构及抗SEU/SET加固技术原理
保护门技术是一种新颖的辐射加固技术。保护门电路（图1中虚线框内部分）在两个输入相同时表现等价于反相器，不同时保持前一时刻的输出。将输入d与其经过延迟后的信号作为保护门电路的输入，则无论是d或时钟clk上的SET，还是反馈环内由于单粒子轰击产生的SEU，只要其宽度小于延迟电路的延迟，就能被保护门电路过滤。
保护门技术只需一个延迟单元和四个MOS管就实现了与时间采样技术中的延迟表决机制等价的功能。考虑到时间采样技术在过滤SET时巨大的代价，不妨使用单个延迟电路和保护门电路来代替延迟表决电路，实现SEU/SET的加固。本文提出一种新型的加固设计，即保护门锁存器（GGL），如图1所示。
2 保护门加固技术的仿真和分析
2.1 研究对象
为了研究保护门加固技术以及横向对比，使用相同仿真条件和步骤研究以下四种触发器：未经辐射加固的D触发器；利用DICE技术构建的DICE触发器；利用时间采样技术构建的时间采样触发器和保护门触发器（分别简称为DFF、DICEFF、TSFF和GGFF），如图2所示。
2.2 SPICE仿真的准备和步骤
仿真使用TSMC0.25μm工艺的SPICE模型TSMCT76H-MM-EPI。仿真的基础流程是：时钟clk的四个上升沿依次采样输入d为0、1、 0和1，输出q相应变化为0、1、0和1。后续的测试均基于此作修改而实现。SET测试使用500ps宽度的脉冲电压信号，SEU测试使用幅值为 0.3mA，宽度为200ps的脉冲电流源注入60fC电荷。测试建立时间时，将输入d在时钟上升沿之前的变化沿不断逼近时钟的上升沿直至对d的采样失效为止，此时d的变化沿到时钟上升沿的距离即为建立时间；测试保持时间时，采用类似的逼近方法；测试传播延迟时，首先保证d的变化沿满足建立时间、保持时间要求，记录从时钟上升沿到输出q变化沿所经历的时间为传播延迟。上述时间参数测试均计算d采用上升沿和下降沿得到的平均值。
2.3 仿真结果
2.3.1 基础流程和SET测试
图3（a）中，clk的四个上升沿依次采样输入d为0、1、0和1，图3（b）中输出q相应变化为0、1、0和1。四种触发器的输出波形基本一致，都实现了D触发器的基本功能。定性的看，DFF和DICEFF的传播延迟最小，GGFF次之，TSFF最大。其根本原因是：过滤SET时，GGFF使用了一倍延迟的电路而TSFF使用了两倍延迟的电路，DFF和DICEFF没有这种延迟。
对于d信号的SET测试，在基础流程中加入d的两次瞬态反向波形，分别是22.5ns时的正向SET和32.5ns时的负向SET，SET宽度均为 500ps，如图3（c）。图3（d）表明，DFF的输出两次均因为采样到错误的值而翻转。DICEFF在发生正向SET时也采样到了错误的值。TSFF 和GGFF在发生SET时只是输出小幅波动且很快恢复正常，可比较图3（d）和图3（b）。
对于clk信号的SET测试，在基础流程中加入clk的两次瞬态反向波形，分别是20ns时的正向SET和26ns时的负向SET，SET宽度均为 500ps，如图3（e）。图3（f）表明，DFF和DICEFF的输出q两次均因为clk的SET而翻转。TSFF和GGFF在发生SET时只是输出小幅波动且很快恢复正常，可比较图3（f）和图3（b）。
至此验证TSFF和GGFF都能抗SET，而DICEFF因为缺少过滤SET的延迟电路不能SET。
2.3.2 SEU测试
SEU测试是在基础流程仿真进行到15ns时向各触发器主级反馈环注入60fC的电荷，使得被注入电荷节点的电压发生反向波动。图4表明，只有DFF因为电荷注入发生了SEU，输出q从高电平翻转为低电平。DICEFF的输出q发生很小的波动且在注入停止后很快恢复。TSFF、GGFF的输出q几乎看不到波动。至此验证DICEFF、TSFF和GGFF都能抗SEU。
2.3.3 建立时间、保持时间和传播延迟测试
测试方法在2.2节中已详细描述，为了便于比较，测试结果如表1所示。
2.4 触发器加固设计的仿真研究结论
通过以上的SEU/SET测试，可以对四种触发器的加固性能作如下评定。
对于TSFF和GGFF，它们满足下面两个加固指标：（1）反馈环能抵御60fC的电荷积累而不发生SEU；（2）输入数据、时钟信号能过滤宽度不超过500ps的SET。
DICEFF能满足（1）但是不能满足（2），未加固的DFF不能满足（1）和（2）。
表1给出本节讨论的四种触发器的加固性能和代价的综合比较。
3保护门与其他抗SEU/SET加固技术的比较
表1说明，针对SEU/SET的加固，使用GGFF比TSFF的选择更为经济，其优点体现在，前者每个单元所占芯片面积是后者的一半不到，同时在建立时间上前者比后者少10％以上。
下面讨论各种加固设计对于整个芯片面积的影响。根据DFF占原芯片总面积的比例PDFF，可以通过加固后D触发器的面积增大系数SDFF来估计加固后的芯片总面积的增大系数SCHIP
SCHIP=（1－PDFF）+PDFFSDFF（1）
加固后的芯片总面积等于未加固芯片的总面积乘以SCHIP。图5所示三种加固设计的SCHIP，未加固的DFF也在图中作为比较的基准，PDFF作为横坐标。
由于典型的ASIC中PDFF为20％～40％，据此可以推算：对于TSFF，SCHIP为1.677～2.354；对于GGFF，SCHIP为1.185～1.369，使用GGFF的设计比使用TSFF的节省29％～42％的芯片面积。
加固设计的建立时间/保持时间要求决定了对芯片速度的影响，体现为时序逻辑的频率上限。对于TSFF，时序逻辑的频率上限为752MHz；对于GGFF，时序逻辑的频率上限为877MHz。
以实际使用的标准预测，由于面积和速度上的优势，可以使用GGFF来实现对SEU/SET的加固，代替代价更大的TSFF。
4 结论
本文首先回顾了深亚微米数字集成电路辐射加固的发展趋势，然后针对D触发器提出了一种新颖的保护门触发器（GGFF）设计。通过对DFF及其三种加固设计的SPICE仿真，分别测试其抗SEU/SET能力和时间参数，验证了GGFF具有抵御60fC电荷注入的SEU加固能力和过滤输入数据、时钟信号上 500ps宽SET的能力。文中对于DFF三种加固设计的电路面积和速度代价作出了定量的分析，并证明GGFF在这两方面均优于TSFF，是一种比后者更经济的D触发器加固设计。在辐射加固电路设计中使用GGFF，可以在达到SEU/SET加固目标的前提下，付出比使用TSFF更少的电路面积和速度代价。