东芝在荷兰阿斯麦(ASML)公司于
东木首先表示，“虽然我们原本打算从(东芝2009年实现量产的)32nm工艺开始引进EUV曝光技术，但现在却不得不采用基于浸没ArF 曝光技术的间隙壁工艺。尽管有人提出了将该技术的使用范围扩大至(东芝预定于2012年前后量产的)1Xnm工艺的方案，但因制造工艺非常复杂，成本大幅上涨将不可避免”。
东木以工艺周期为例，介绍了采用双图案化技术时成本是如何上涨的。他表示，要采用双图案化技术制造半导体，“需要约100个制程，总周期需要50～60天。要支持2X～1Xnm工艺的话，还需要优化曝光的外围工艺等，再加上掩模图案补正(OPC)时间等，所需时间惊人”。据东木介绍，如果采用EUV曝光技术，就能将工艺周期缩短至数天。在半导体制造过程中，“推迟一天就会导致5亿日元左右的机会损失。考虑到这一点，尽快启动基于EUV曝光技术的量产十分重要”。
东木列举了引进EUV曝光技术进行量产时面临的4个技术课题，分别为(1)提高光源输出功率;(2)解决掩模缺陷问题;(3)确立计算机光刻(computational lithography)等可改善曝光光学特性的技术;(4)改善曝光光刻胶的特性。据东木介绍，其中的最大课题是如何提高曝光光刻胶的特性。“光刻胶的开发进展情况预示着EUV曝光技术的未来”(东木)。基于现行曝光光刻胶的制造工艺“将在20nm附近达到分辨率极限。要获得超过这一界限的分辨率，需要快速提高曝光光刻胶的特性”(东木)。
要提高EUV曝光技术的分辨率，今后除了改善曝光光刻胶的特性之外，还需要提高曝光装置的NA以及利用off-axis照明等。从这些技术的开发进展情况来看，“可能EUV也无法实现一次曝光，必须同时采用间隙壁工艺”(东木)。关于东芝针对这种情况而采取的措施，东木介绍了通过结合使用 EUV曝光技术与间隙壁工艺实现14nm半间距图案的成果。他由此认为，“EUV曝光技术与间隙壁工艺为互补关系。需要进一步完善(以间隙壁工艺为代表的)双图案化技术，为迎接即将到来的EUV曝光时代作好准备”。