>
首页
业界动态
市场趋势
新品速递
技术文章
解决方案
首页
>设计经验
verilog设计经验点滴
组合逻辑1,敏感变量的描述完备性Verilog中,用always块设计组合逻辑电路时,在赋值表达式右端参与赋值的所有信号都必须在always @(敏感电平列表)...
verilog
设计经验
2008-02-26
1
在线研讨会
焦点