重新定义可提高成品率的设计

　　在一个芯片大批量上市以前，首先必须保证可以生产并有适当的成品率。为了满足90nm及以下技术制造的要求，必须采用新的方法弥补设计与制造之间的鸿沟。Synopsys公司DFM事业部总监Srinivas Raghvendra 对该领域的关键技术进行了阐述。
　　半导体行业正处于一个前所未有的变革时期，对“摩尔定律”的不懈追求带来了层出不穷的物理和经济挑战，而且这些挑战往往看起来是无法克服的。现在，硅元件的特征尺寸甚至是硅元件之间的间距都已经小于用于硅元件制版的光的波长。一旦制版完成，材料特性和电气特性可能会极大程度地改变芯片的性能和可靠性。
　　这些光蚀刻技术和材料效应相结合，在130nm技术的加工中形成了难以逾越的难题。成品率以螺旋曲线下滑，数据量则呈指数曲线上升，掩模成本急剧增加。在这个富有挑战意义的技术转折点上，产品的生产过程比预期的速度要慢得多。展望90nm和65nm制作工艺的未来，新的光蚀刻设备、机械应力和材料效应使高的成品率更难以实现。
　　毫无疑问，许多设计人员都质疑这项先进技术的代价是否合理。然而，在半导体制造这个全新的领域，设计人员将比以往拥有更大的机会对制造的成本和成功产生影响。
　　重新看待设计Tapeout
　　一般情况下，设计人员都致力于用一个已经经过仿真和验证的数据库来进行芯片的tapeout，以达到特定的时序性能和功耗。Tapeout的过程一般也是设计人员能够控制集成电路产品上市时间的最后环节。但是，在130nm及以下技术中，Tapeout还不是最后的一步。在该技术生产下，设计的特性会极大地影响芯片的可制造性和成品率。在大批量生产芯片上市以前，必须有适当的成品率进行生产。把这段达到所需成品率的时间和传统的出产时间相加，才是真正的产品上市时间。
　　因此，希望达到先进生产工艺的设计人员应问自己两个问题：我的芯片可以制造吗？如果能够制造，是否能按所需的成品率进行制造？
　　一般情况下，设计人员要回答这两个问题并不容易。成品率的问题一直存在于制造领域中。设计人员忙于解决功率、测试和时序的问题，没有时间、精力或愿望成为制造专家。但是，如果制造商要试图通过改变数据库的后GDSII认可来控制成品率，那么芯片有可能达不到期望的性能指标。对许多产品来说，设计人员和制造人员在不同的地方、不同的公司工作。因此，这两个领域之间始终存在一定隔阂。
　　对于设计人员来说，尽管跨过这段隔阂考虑技术的效果几乎是不可能完成的任务，但事实上这只是在芯片设计复杂的演变进程中必然经历的下一个发展阶段。
　　设计的演变
　　在上世纪80年代末，一项芯片设计中只包含大约两万个门电路。在芯片设计交付ASIC供应商进行物理实现前，当时的设计人员一般都要采用逻辑综合工具来确认寄存器转换级(RTL)数据库。这样设计出的芯片性能就能符合设计要求。在进入90年代后，情况开始有所改变。门电路的数量向百万门级演进，在整个芯片时序中，互连时延成为一个关键性的因素。使用RTL数据库的设计人员发现，从ASIC制造商收回芯片的时间延迟越来越长，而且芯片还可能达不到预期的性能。为了解决这些问题，越来越多的设计人员开始自己进行物理特性综合分析，通常是采用EDA供应商提供的一整套全新的物理特性综合分析工具。
　　与上述情况类似，随着硅制造效应越来越严重地影响了设计的成功率，设计人员开始向EDA供应商寻求能在设计流程中“嵌入”制造和成品率效应的工具(见图1)。而且，这也成为EDA供应商所要采取的下一个步骤，以期与制造商和设备供应商建立合作伙伴关系，从而提供这样的解决方案。
　　通过采用新的方法，设计和制造人员能够减少设计数据量和掩模成本，改善设计性能，允许更高效的化学和机械抛光(CMP)。 其目的在于提高成品率，防止对性能造成不利影响。
　　设计流程中的CMP技术
　　CMP技术多年来作为制造工艺的标准组成部分，可以用来保持蚀刻后的表面平整或平坦，包括铝和铜的镀化。这种平整技术起初是为了增加可靠性。
　　不过，在今天看来，CMP可能会引起成品率方面的挑战。CMP的速度与局部互连的密度是一个函数关系。因此，对于不同介质或铜互连来说，就会产生厚度变化。为避免这样的问题，许多制造商开始插入伪金属填充物，对互连版图密度进行平均。而这些填充物是由芯片空闲区域中的片状材料组成，并在后处理过程中插入。
　　但是，金属填充物会影响芯片的时序、信号完整性甚至功能。出于对平坦度的严格控制，要求伪片状材料放置到靠近功能部件的地方。这样有可能导致功能导线间的信号耦合，从而形成额外的寄生效应。片状材料的存在还会改变电容值。CMP的凹化处理将改变导线电阻，而且介质材料厚度的变化也会改变信号的寄生效应。如果没有采取正确的模型，将直接影响到良率(见图2)。
　　在布局和出产期间，设计人员可以用插入金属填充物的方法来控制CMP对成品率和性能的影响，然后准确抽取寄生效应。如果抽取足够准确，设计人员在制造前就能针对这些效应进行设计。Synopsys在Astro布局和布线工具、Hercules DRC工具和Star-RCXT抽取工具中，支持金属填充物的插入。
　　以提高成品率为目的的设计布局
　　应用130nm技术加工制造的铜特性和蚀刻效应会引起许多连结及连线结构等功能性问题。不过，这些问题可以借助于以提高成品率为目的的设计布局来解决。
　　130nm是第一代“深亚波长”的技术，其线宽和间距都要比目前可用的蚀刻工具的波长小。亚波长蚀刻的问题之一在于，线与线之间靠得太近，从而影响到彼此的可印制性。通过创建“最小”和“推荐”间距的布局可以解决这一问题。这种以提高成品率为目的的布局要求走线分离得更远，但同时又不要影响整体面积(见图3)。
　　与前几代技术采用的铝互连相比，先进的铜互连技术具有更为优秀的可靠性。热循环现象会导致铜互连线产生空隙，从而降低在较长互连线中产生的拉应力。这些空隙最有可能在通孔的底部形成，从而使通孔成为引发良率和可靠性问题的首要因素。
　　这个问题同样可以通过以提高成品率为目的的布局来解决。设计人员应尽可能在同一层面走线，以避免不必要的通孔。然而，当必须放置通孔时，优化布局与布线工具能够插入一些冗余的通孔，即在只需一个通孔时放置两个或三个通孔。这样，即使在某一通孔出现了空隙时，也能够保持接触，从而提高了成功接触的概率，因此可在设计进入实际生产中提高成品率。
　　目前，像Synopsys的Astro这样的先进布局布线工具已经考虑到这些效应，并支持导线扩展和冗余通孔的插入。通过使用这些把产品可生产因素考虑在内的布局布线工具，设计人员可以大大改进设计的性能。
　　利用低成本光学逼近纠正法(OPC)技术降低掩模成本
　　对于许多正在转向130nm以下技术的公司来说，先进掩模的成本一直是一个重要的问题。130nm的商业掩模模具的均价为75万美元，而90nm预计将超过100万美元。
　　掩模模具的主要成本取决于掩模的刻板时间。掩模刻板设备的成本在1,500~2,500万美元之间，而且必须在刻板运行期间分期摊销。而先进的掩模将设计图案分解为简单的图形，由刻板设备每次分别刻入这些图形。刻板掩模的时间与一项设计必须分解成的图形数量成正比，从而与顶点的数量成正比。因此，顶点越多，掩模成本越高。
　　在130nm技术下，为单个IC开发的掩模有近70%的地方需要使用OPC。将这些OPC特性用于掩模中来“校正”硅图像，使之能更好地与原始设计布局的意图相匹配。Synopsys的OPC工具Proteus采用一个特定的“容差”以提供这些特性，该“容差”表明了图像与布局间的最大差值。
　　现在的标准做法是，在整个芯片层上应用相同容差的OPC。一般情况下，Tapeout的工作人员将这个容差设置为最小值，以便创建保真度最高的硅图像。不过，这种全局范围的应用可能造成文件大小呈指数增长。在图4(A)中所示的例子中，文件超过了原始文件大小的5倍，因此会增加相应的掩模制作时间。
　　但是，并不是在给定层的每个图形都需要进行这样的校正。例如，宽线的印刷质量就要优于临界MOSFET的质量。一般情况下，OPC工具并不具备区别这两种特性的技术。不过，设计者的意图可以用来创建OPC应用中的容差裕量。通过应用能满足蚀刻要求的最少的OPC，用户可以实现低成本的OPC。利用设计意向，OPC应用设计人员可以判定临界尺寸(CD)最有可能影响芯片性能的功能部件。在这些功能部件上，OPC被调整到最大性能。而对于其他所有的非临界图案，则在应用OP