面对IP版图移植的Virtuoso Layout Migrate及其应用
摘 要：本文从版图移植解决方案的需要出发，对于Virtuoso Layout Migrate 如何实现版图移植做了一个简要而又全面的介绍，并在归纳特点之后给出了一个应用实例的流程实现。
关键词：IP移植；版图移植；版图压缩
引言
伴随新品投放周期的递减，缩短面市时间对于系统级芯片的设计具有越来越大的挑战，因此，可以显著缩短开发周期的IP复用和IP移植在设计中的应用比例不断上升。相对于较简单的IP直接复用，IP移植使设计者直面最优设计方法学的挑战。
当把现有成熟设计应用于更先进的工艺，或者更换代工厂的情况下，设计者都需要IP移植的解决方案。
实现电路原理图的移植，设计者可以借助Virtuoso Neocircuit的帮助，对基于新工艺的电路参数进行重新赋值和优化。而对于版图移植过程，设计者通常不得不放弃原有的版图，完全基于新电路原理图来实现一个新的版图，不管是从新电路原理图到新版图的自动化流程实现还是手工版图实现，对原版图均无法实现很高程度的继承，对缩短设计周期和减小工作量效果不佳。
于是，面对版图移植需要的解决方案应运而生。Virtuoso Layout Migrate克服了传统版图移植方法学的缺点，能够最大程度地利用源版图的工艺信息，快速有效地建立新的版图（见图1）。
图1 IP创建和IP移植
VLM简介
Virtuoso Layout Migrate（简称VLM）是Cadence公司 基于Virtuoso全定制设计平台上的物理版图移植工具。
VLM首先应用于版图移植，它能够把给定设计快速地移植到全新的或者变化的工艺。内嵌在Virtuoso平台的VLM，提供层次化的两唯优化算法，和传统的近似线性收缩的方法相比，能够显著提高结果的质量。VLM与单纯手工的移植方法相比也是一个成本效益很高的解决方案，可以大大节约时间和精力。层次化结构的保护和参数化单元替换功能提高了生产率，同时菜单驱动的流程配置环境使得设置过程直接又高效。
VLM不仅是一个版图移植工具，也是一个版图面积压缩工具。设计者预先把设计规则以VLM支持的语法输入到VLM工艺文件中，然后在Virtuoso版图编辑工具VLE中调用VLM做优化。设计宽松的版图经过VLM运行优化后，在保持原有版图布局结构前提下，能够得到满足设计规则的具有最小面积的版图。
VLM还可以用来做DRC结果的修正。在一个遍布DRC错误的版图上运行VLM做优化，VLM可以自动修正DRC错误并得到一个最少DRC错误的版图。
VLM在运行版图移植时具有以下特征：
1． 支持层次化：VLM可以读取原有版图的层次，并在目标版图中保持相同的层次。在移植时，VLM选择自底向上的顺序运行，并充分运用了层次化可以大大节约运行时间的优点。设计者也可以用编写scripts并在移植过程中调用的方式来改变设计层次。
2． 两唯的压缩算法：有编程基础的设计者也经常自写scripts进行压缩，相对于此近似线性的压缩方法，VLM采用了两唯的压缩引擎，在x,y轴方向根据最小设计规则选择关键路径，因而得到的是效果最优的压缩结果。
3． 简单易用的菜单驱动设置与配置。新用户只要一天的安装配置就可以产生高质量的结果。
4． 在应用设计规则时，JustFix功能选项保持对版图的最小改动。
5． 支持复杂设计规则：90nm/65nm的OPC和相位移设计规则；最小的面积和jog规则；为提高产量和性能的优荐设计规则。
6． 器件参数的自动化加设：在移植过程中，设计者可以在工艺文件中指定目标工艺中器件参数的适用比例值，也可以读取spice或cdl网表中的器件参数值并应用到目标工艺的版图中。
7． 设计者可以根据设计需要添加多种设计约束：版图镜像与匹配关系、pcell的器件参数、单元保留、比例缩放连线或总线的宽度、基于网表的宽度/间距设计规则应用，以及I/O格点和PR边界。
版图移植实例
以下将用一个简单的设计实例来说明VLM的应用和流程。
1． 设计移植准备
a) 源版图设计相关文件：gds 文件，电路原理图网表文件（spice 或 cdl）；
b) EDA 环境相关文件：Virtuoso工艺文件（technology file）和显示文件（display.drf）；
c) 物理验证文件：本例使用了Assura进行版图移植后的物理验证，分别为DRC和LVS文件。
2． VLM setup 文件
a) VLM工艺文件(tf90.qtt)。qtt文件是VLM设置最主要的文件，其中包含了VLM进行版图移植所需要读取的所有工艺信息：目标工艺的设计规则实现、工艺层次、工艺层次的目标定义，以及电气连接性信息等。
b)预处理文件（preprocess .qts）。它用于在移植前进行版图预处理操作，如合并重叠的工艺层次，对via阵列的合并处理等。这些预处理通常能够减少移植过程中所需要处理的层次数量，减少运行时间。
c) 后处理文件（postprocess .qts）。此为可选操作。在移植后对版图再次使用scripts来修改版图，通常是配合移植预处理阶段的定义过程，例如重新生成via阵列。
3． Migrate 操作流程
a) 使用Virtuoso Layout Editor打开需要移植的版图；
b) 点击菜单Migrate--> Preference 进行选项配置；
c) 点击菜单Migrate--> Plan Optimization Flow；进行本次版图移植的流程配置
d) 点击菜单Migrate--> Run Optimization Flow；运行版图移植主进程
e) VLM 自动生成名为migrate的cellview，来保存移植的最终结果。移植前后的版图如图2所示。
图2 移植前后的版图
结语
VLM在一些业界领先的设计公司和代工厂已经取得许多成功案例，尤其在单元库、数据通路、锁相环、嵌入SRAM以及一些模拟电路的设计中，设计者对其最终结果和性能给予了很高的评价。基于VLM的版图移植解决方案，和基于Virtuoso Neocircuit的电路原理图移植解决方案一起，构成了完整的IP移植解决方案，为设计者提供了更短设计周期、更低人力成本的一种解决方案选择。