面向成品率的RTL到GDS设计实现流程旨在解决65纳米及以上工艺的最新设计挑战
Cadence设计系统有限公司近日宣布推出SoC Encounter™ GXL，从而完成了其Cadence® Encounter®数字IC设计平台的产品划分布局。SoC Encounter GXL将成品率作为一个标准的设计目标贯穿在整个实现流程中，旨在解决在65纳米及以上工艺的先进设计中遇到的“缺陷”和“工艺抖动”等问题。
改善缺陷和成品率
借助嵌入整个设计实现流程的全新的成品率分析和优化功能，SoC Encounter GXL能够解决纳米级设计的缺陷和成品率问题。对于成品率分析，一个新的命令reportYield可依据某些因素（如关键区域和单元的成品率）来分析全芯片或模块级的缺陷成品率损失数据。独一无二的成品率原型功能可使用户在对芯片物理结构进行设计前针对成品率对全芯片的底层规划策略进行调整。
“在实现过程中进行成品率分析和优化对于量产设计的成品率是非常重要的，特别是65纳米及以上工艺，” Fujitsu公司电子设备事业部的设计平台开发部门总经理Satoshi Andou说，“借助Encounter GXL，我们能够在不脱离Encounter平台的情况下在设计流程的任一点分析和改善成品率，并能对不同的设计决策所带来的影响进行评估。Encounter GXL使我们相信，我们面向成品率的设计在最终流片中会有非常出色的表现。”
对于成品率优化，SoC Encounter GXL支持在全局RTL和物理综合过程中使用面向成品率设计的单元库进行单元优化，这些单元库的格式可以是PDF Solutions公司的pDFm™格式或一种全新的Encounter格式。对于互连优化，SoC Encounter GXL能在布线过程中，而不是之后，控制双过孔插入和导线间距等因素。
“面向成品率的物理综合是设计人员改善芯片成品率的最重要的途径，” PDF Solutions公司的DFM副总裁Kevin MacLean说，“借助SoC Encounter GXL和PDF Solutions公司的.pdfm文件和pDfx兼容单元库，设计人员们能够在不牺牲开发进度、芯片时序和功耗等因素的前提下轻松地创建出可制造的SoC设计。”
“选择正确的单元库对于90纳米及其以下工艺的产品成品率具有重要的意义，” Virage Logic公司的平台产品营销和业务开发部门高级总监Brani Buric说，“在2006年第一季度 Chartered Semiconductor公司将正式在其90纳米工艺中采用Virage Logic公司面向成品率设计的ASAP逻辑标准单元库和SoC Encounter GXL。”
降低工艺抖动的影响
借助分析和优化功能，SoC Encounter GXL能够管理纳米级工艺抖动对设计性能带来的影响，这包括全新的多工作模式时序设计功能，以降低对对其进行时序优化的复杂度，多工作模式设计在当前低功耗和消费电子设计中日益常见。Cadence公司还计划在2006年上半年增加一个并发的多操作环境分析和优化功能。另一个统计时序功能目前正在开发中，并计划于2006年下半年发布。
通过降低时钟偏差，SoC Encounter GXL还能降低整体设计的偏差。利用在传统高性能微处理器设计中所采用的先进的“网格”技术，SoC Encounter GXL自动对时钟数进行综合，大大降低了对工艺抖动的敏感度。在2005年10月实现出带的一个通讯产品设计中，SoC Encounter GXL时钟网格技术成功地将整片上时序抖动降低了50％。
“在130纳米以下工艺中，精确的时钟设计是控制保持时序和时钟偏斜抖动的关键，” Faraday Technology公司设计开发总监Kun-Cheng Wu说，“我们对SoC Encounter GXL的时钟网格综合功能很满意。借助它，我们完成了低偏斜且能满足超紧约束条件的时钟结构的设计。”
“对于使用先进工艺技术进行开发的设计人员来说，首要的考虑因素是如何控制与缺陷和工艺抖动相关的成品率问题，” Cadence公司的R&D企业副总裁Wei-Jin Dai说，“高端的设计人员希望能够在设计阶段就解决这个问题。这不仅需要进行EDA工具的分析和优化，还需要全新的电路设计技术和与制造环节更紧密的合作。SoC Encounter GXL为我们提供了一个简便的方式来解决这一问题，它可改善下一代SoC设计的复杂度，并有助于实现面向成品率的设计（design-for-yield）。在2006年上半年，我们计划推出由Catena孵化项目开发的全新的DFM技术，这一新技术将能进一步解决以上问题。”
“随着工艺几何学的进步和产品上市时间的缩短，人们对在设计中改善产品成品率越来越重视，” Chartered Semiconductor Manufacturing公司的平台联盟高级总监Walter Ng说，“要想将关键的、校准过的制造信息引入设计需要半导体厂商、IP厂商和EDA厂商之间的紧密合作。Chartered公司和Cadence公司正在积极推广包括SoC Encounter GXL在内的解决方案，从而帮助前沿SoC设计人员们解决这些难题。”
于今年九月在CDNLive!大会上公布的Cadence产品划分策略将产品和技术细分为多个层次，可针对不同客户的设计复杂度而专门定制。Cadence设计平台现可提供层次化的产品组合，可满足不同复杂度的数字IC设计。