电容阵列开关时序优化在A/D转换器中的应用

摘要:欲提高逐次逼近式A/D转换器的精度,常受到内部DAC(Digital-to-Analog Converter)结构参数误差等因素的制约,同时A/D转换器的低功耗问题亦受到关注.为减小电荷分布式DAC中电容离散引入的积累梯度误差,改善输出积分线性度(INL,integral nonlinearity),引入INL bounded算法对实际工艺条件下的DAC电容阵列的导通时序进行了优化.通过引入预增益级和Latch级,改进了内部比较器的结构,降低了静态功耗,提高了转换精度和工艺的可靠性.仿真结果表明,设计ADC的分辨率可达14bit,其INL提高2倍以上,功耗8.25mW.该设计可利用0.6μm2P2M标准的CMOS工艺实现.

关键词:积分非线性;开关时序;比较器;低功耗

在现代集成电路设计中,ADC(Analog-to-Digital Converter)的设计对整个系统的性能有重要影响,许多MPU的设计方案如Microchip的PIC16C×××中采用了与ADC单片集成的方案.现代芯片系统(SOC,System on a Chip)中数字与模拟系统之间的信号交换,更对ADC的精度及功耗等指标提出了苛刻的要求.

逐次逼近式ADC由于可以用相对简单的电路结构实现较高的转换速度,十分适合于用现代CMOS工艺实现,一直倍受关注.因结构中包含数字控制逻辑电路,工作时根据比较器的输出结果利用逻辑电路依次确定输出数字各码元的数值以实现模拟信号向数字信号的转换,常称为逐次逼近寄存器(successive-approximation register,SAR).相应地亦将此类ADC称为SARADC.

研究表明,SARADC结构中,在降低比较器和DAC(Digital-to-Analog Converter)等模块功耗的同时,减小失调电压和电容失配给系统造成的误差,是提高其转换精度的重要关键,也是其设计中备受关注的一个瓶颈.而改进DAC的导通顺序可视作解决这一问题的有效途径.较早提出采用导通顺序优化来补偿DAC误差的有文献[1],提出了Q²random walk算法.在此基础上,文献[2,3]的作者提出进一步的优化算法“INL bounded”.针对实际DAC中电容和电阻阵列结合的结构,文献[4]又提出了对电阻式DAC的优化设计.文中就以上方法结合实际的SAR ADC设计展开研究,给出一个兼具有高精度和低功耗特点的SAR ADC的设计方案,并进行了仿真验证.

1　SAR型A/D转换器工作原理

1.1　SAR ADC的结构
图1为SAR ADC的基本原理框图.

图1　SAR ADC工作原理

由图1可知,SAR ADC主要由采样保持电路、比较器、逐次逼近数据寄存器和DAC等部分组成.为提高精度,系统使用差分结构,输入电压通过电容阵列Cap Array采样并保持.电容阵列可以同时作DAC中MSB(Most Significant Bit)的主结构.VCM是比较器输入端的共模参考电平,由一个放大器Buffer产生并维持.Vin-可以是另一个电平,也可以是参考电压V_ref.比较器模块一般有前后两级,采样所得输入电压依次与相应各二进制数据位的标准电压(binary-coded voltage)进行比较,得到每一位的二进制码元(0或1).最后由SAR存储并输出到控制逻辑Switch logic来控制DAC产生下一个标准比较电压.如此逐位依次比较,直到输出数字码的所有位都在逐次逼近过程中被确定为止.

1.2　功耗分析
ADC的功耗主要由两部分组成:动态功耗P_dynamic和静态功耗P_static.在采用电荷分布式DAC工作的SAR ADC中,由于结构中存在着大的电容阵列,对电容阵列的充放电构成了P_dynamic的主要部分,可表示为P_dynamic=I_averageV_charge=C_charge(ΔV/Δt)_Vcharg.式中:I_average为平均充放电电流;V_charge为电容的平均充电电压;C_charge为电容阵列的电容平均值.

上式中电压参数由参考电压V_ref决定,电容C通常根据工艺匹配参数和工作频率设计确定,其中工作频率通常在确定电路设计指标时已经决定,所以这部分功耗可改进的余地不大.对于采用电荷分布式DAC的ADC,P_static主要消耗在比较器上,因为这是系统主要的模拟部分,需要较大的静态偏置电流,而减小ADC功耗的主要努力将集中在改进比较器的结构上.

1.3　精度分析
反映ADC数据转换精度的主要参数包括DNL(微分非线性,Differential Nonlinearity)、INL和分辨率.其中DNL和INL主要受实际DAC制造工艺中梯度误差(gradient error)的影响.

电荷分布式DAC的工作是利用电容实现电荷分布的二进制定标,即将加在电容阵列上的总电荷按二进制数分布.阵列中每个子电容用作为一个单位电容,通过它们的2^N组合构成二进制码的权重因子,从而实现模拟信号与二进制数码元的转换:V_out=[b₁2^-1+b₂2^-2+...+b_N2^-N](-V_ref)

具体地说,N-bit ADC中比较器进行第M次比较时,输入电压分别是V_in和由DAC产生的电压V_ref(A_i是根据前M-1次比较bit结果).上述关系成立的一个隐含前提是每个子电容都是理想单位电容,且电容值绝对相等.然而,由于实际工艺中构成电容极板的多晶硅层厚度及介电常数等参数,不可避免地存在着梯度误差及各种随机误差,使电容的实际数值产生差异,从而将误差引入DAC.表达式中电容误差ε_sp(x,y)=ε₁(x,y)+ε_q(x,y),即主要由线性项ε₁(x,y)和二次项ε_q(x,y)组成,其积累造成了INL性能的剧烈变坏.

应予注意的是,电容阵列的梯度误差可视为上述误差的主要来源,对精度影响较大.传统上常通过layout的对称设计对其进行补偿,然在14bit高分辨率要求下显然是不够的.而随机误差的影响相对较小,常通过增大电容面积的方法加以控制,但受到芯片面积增大和成品率降低的限制.因此,本设计中着重考虑了梯度误差的问题.控制减小梯度误差的基本思想是基于其产生规律:梯度误差通常表现为阵列中电容的单向递增(或递减).DAC的,倘顺序导通,则会造成电容误差的积累效应,而通过合理安排导通顺序,有可能使正负误差相互抵销,使ε_sp(x,y)_i的积累效应为最小.

为达到以上目的,当今流行的几种导通顺序包括行-列(row-column)对称顺序和分级对称(Hierarchical symmetrical)顺序,都能在一定程度上消除线性和和二次电容的误差,然而均有待于继续完善.文中利用Cong提出的INLBounded算法,并改进设计了DAC,以进一步达到减小误差及提高精度的目的.

2　电路设计

2.1　比较器设计
为兼顾低失调和低静态功耗的要求,比较器电路采用了二级差分比较加上一级动态latch的结构,即采用了预放大增益级(Pre-Amp+gain),见图2.

图2　比较器原理

输入V_in+和V_in-实际上是保持在电容阵列下极板上的运算电压(采样电压和DAC位标准电压耦合后的电压).每次转换开始时,在第1个时钟周期内,为消除失调电压,开关S2、S3、S4闭合,前级比较器成为单位增益放大器,输入端充电至共模电平V_cm.第2个时钟周期时S1、S4闭合,S2、S3开启,比较电压输入到比较端.此后逐次比较过程开始:S1始终闭合,S2和S3始终开启,而S4在clock前半周期闭合,后半周期开启,前后级形成流水线,加快了运算速度.

在设计比较器电路中必须避免大面积输入管的应用,因为这样不仅有可能增大输入失调电压,而且该管将等效为一个较大的电容与电容阵列并联,引起电荷再分布误差.为补偿由此引起的增益不足,须采用preamp+gain级.同时,由于增益增大,亦降低了后级latch的负担.比较器的后级是一个锁存器latch.这里采用latch是电路设计的一个特点,由于latch在静态时没有直流电流,不存在静态功耗,而前两级只有工作时的功耗,一旦比较结束,立刻由控制信号关断电路,可以大幅度降低比较器的静态功耗.考虑到latch实质上是一个高速高增益的动态比较器,电路采用了全对称结构以保持电路的平衡工作.在版图设计中严格采用了对称交叉结构,以减小工艺误差对于对称性的影响.并且注意对MB1、MB2、MF1、MF2、MM1和MM2等选择了较小的沟道长度L,以加快电路的翻转速度.比较器后级的Latch见图3.

图3　Latch电路

2.2　DAC的设计
电容DAC所占面积本来就很可观,设计中为保证两个差分输入管所接电容相同,避免产生失配,在V_in+和V_in-两端分别接上了同样大小的电容,见图1.这相当于使电容DAC矩阵面积增加了1倍.考虑到芯片的成本控制和成品率,对14bit的DAC必须采取M+N的主从结构以节省所占芯片的面积,即用电容作高位MSB的主DAC,后N位LSB(Least Significant Bit)占用芯片面积远小于电容DAC的电阻型子DAC.综合考虑面积和精度的要求,设计中取14=M+N=7+7.7位电容DAC在数字CMOS工艺中的实际匹配精度可达12bit,再应用“INL bounded”导通逻辑,可进一步提高到14bit.而电阻型DAC匹配精度亦可达8～9bit.因此,整个DAC可满足电路的设计要求.此时电容矩阵为2×128=256=16×16方阵. 一般工艺中,电容方阵的梯度误差可分为两部分.设g₁表示线性误差斜率,g_q表示二次误差斜率,θ表示在圆片上各芯片中偏离主线性轴的角度,,则误差表达式为

(4)

可假定线性误差系数和二次误差系数关系为:g₁=2g_q=g₀,θ=45°,因此以矩阵重心为原点,可算得实际电容矩阵的误差分布.根据误差公式计算得到实际分布的误差数值见图4.

图4　矩阵误差分布和导通示意

图4中连接V_in+和V_in-的电容各占8个.因为V_in-端8个电容在转换器工作过程中始终导通,所以首先必须保证sum{C1(V_in-)+…+C8(V_in-)}和sum{C1(V_in+)+…+C8(V_in+)}基本相等.其次因为INL最优值≥V_in+电容误差序列ε_max/2,故剩下的8个电容中ε_max越小越好.根据以上两个条件可以基本确定连接V_in+和V_in-的电容位置.在连接V_in+的8个电容导通次序必须依次抵消梯度误差的积累.应用INL bounded算法设计的导通顺序如图5所示,此时梯度误差积累(INL)的最大值仅为1.414g₀,远小于绝对工艺梯度误差4g₀.考虑到实际主DAC电容矩阵共256个单位电容,同上例.当

(5)

按以上两个条件可确定连接Vin-的128个电容的位置,于是得到整个主DAC的导通顺序.显然,当工艺不同(两种误差的比率不同)时,电容DAC中各单元电容的导通逻辑也有所不同.电阻型子DAC的输出连接到每个单位电容,只要寄存器中的A₈～A₁₃任为1,则第

(6) 个电容和子DAC导通.根据以上设计的数模转换器的INL仿真结果将在3.1中给出.

3　仿真结果

3.1　比较器仿真
利用Hspice对比较器电路进行仿真,设置工作频率为3.6MHz,V_ref=V_CM=2.5V,比较器输入模拟比较电压V_in=3.540649V,V_in接入的DAC电压为理想标准电压,此时比较器工作的波形见图5.

图5　比较器工作波形

图5波形显示,与预期相符,比较器在时钟信号上升沿得出比较结果,V_in+大于V_CM即V_in-时,比较结果为高电平,反之则为低电平.

3.2　主DAC矩阵INL仿真
根据INL bounded算法,利用Matlab对128个Unit电容矩阵产生的INL进行仿真,w如2.2节中定义.因一般数字CMOS工艺的匹配精度为12bit,所以设16×16电容矩阵中失配误差恰为12bit下的1 LSB,则经归一化后的INL仿真结果见图6.可见,匹配精度正好可以提高到14个bit.

图6　DAC矩阵INL仿真

3.3　系统设计仿真结果
实际芯片采用0.6μm 2P2MCMOS工艺设计实现,用Starsim进行数模混合系统仿真,所得系统参数见表1.设计的SARADC版图见图7.

表1　ADC系统性能仿真参数


图7　SARADC版图设计

4　结语

在分析SAR ADC功耗与误差来源的基础上,结合具体芯片的设计要求,综合运用已有的INL bounded算法及其推广结果,对SAR ADC中主DAC的导通顺序进行了优化,同时通过改进内部比较器结构降低了转换器的功耗水平.

由于综合了各INL bounded算法的优点,设计取得了较好效果,且对DAC设计具有较为普遍的指导意义.优化后使用7+7位结构DAC的SAR ADC其分辨率可达14bit,INL不超过0.45 LSB,比优化前提高了2倍以上.比较器采用preamp+gain级加后级latch的结构,成功地使功耗控制在8.25mW,该设计已在0.6μm2P2M CMOS工艺下实现,有良好的应用前景.

参考文献:
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