基于PDT传输的DSP视频图像实时处理系统数据存储器接口设计

摘要：由于图像处理中数据量非常大，数据传输往往成为实时图像处理的主要瓶颈。TMS320C64xx的PDT传输为共享同一数据总线的外部设备和外部存储器之间传输大数量的数据，提供了一种高效的方式。利用PDT传输可以缓解数据传输的压力。文中探讨了以TMS320C64xx为核心的视频图像实时处理系统中，基于PDT传输的数据存储器接口设计，以TMS320C6411为例设计了实际接口电路，并对附加控制逻辑进行了功能仿真。

关键词：DSP；图像实时处理；PDT传输

引　言

图1是一个典型的以TMS320C64xx为核心的嵌入式视频图像实时处理系统的数据流程图。其基本工作过程为：模拟视频信号经模数转换后，数字图像数据进入输入FIFO缓存，当输入FIFO中的数据达到一定量后，通过EDMA(扩展的DMA)通道将输入FIFO中的数据移入图像存储器，等待DSP的处理，而图像存储器中处理后的数据经EDMA通道移入输出FIFO，然后经数模转换后进入模拟视频显示部分。在这个系统中，需要处理的数据量非常大，不仅要求处理单元具有高速的处理能力，而且要求系统的数据传输速度要快。因此数据存储器的速度及其与DSP的接口方式对整个系统的性能有着至关重要的影响。与TMS320C62xx和TMSC67xx相比，TMS320C64xx增加了PDT传输(外围设备传输) 模式，为在共享同一数据总线的外部设备和外部存储器之间传输大数量的数据提供了一种高效的方式。利用PDT传输实现图像存储器与输入FIFO和输出FIFO之间的数据传输，可以将其传输速度大大提高。文中将对基于PDT传输的上述系统的数据存储器接口设计进行探讨。

图1　以TMS320C64xx为核心的嵌入式视频图像实时处理系统数据流程框图

TMS320C64xx的PDT传输机理

PDT传输对外部设备与外部存储器间数据传输的优化
通常情况下，连接在DSPEMIF(外部存储器接口)上的片外2个设备之间传送数据需要执行2次EMIF操作：EMIF首先从源设备读数据，然后向目的设备写数据，需要2个EMIF周期。由于源设备和目的设备一般都挂在相同的DSP外总线上，因此可以对数据传输过程优化。PDT传输正是这样一种优化的结果，允许用户直接在一个外部设备(例如FIFO)和一个外部存储器(例如SDRAM) 之间传输数据，每次传输只占用一个EMIF总线周期，大大提高了传输的效率。这里的外部存储器限定为存储器映射设备，可以利用/CEx信号选择地址空间进行访问，而且存储器类型必须为SDRAM，对于非SDRAM类型的CE空间不能执行PDT传输；外部设备限定为非映射设备，不能利用CEx信号选择地址空间，但可以通过/PDT信号(或与其它信号的逻辑组合) 控制存取访问。

PDT传输的工作机理
PDT传输分为PDT读和PDT写2种。PDT读是从外部存储器到外部设备的数据传输。PDT写是从外部设备到外部存储器的数据传输。在PDT读传输中，数据总线由外部存储器驱动，并在同一个总线周期内将数据写入外部设备，传输过程中EMIF忽略外部总线上读出的数据。在PDT写传输中数据总线由外部设备驱动，并在同一个总线周期内将数据写入存储器，传输过程中EMIF的外数据总线管脚被置为高阻状态，以允许外部设备驱动数据总线。

在PDT传输中，SDRAM的控制信号由EMIF直接给出，不需任何附加逻辑，EMIF为PDT读产生通常的SDRAM读周期，为PDT写产生通常的SDRAM写周期；然而EMIF并没有明确地为外部设备提供控制信号，但提供了PDT控制信号(/PDT) 和PDT地址引脚(/PDTA和PDTDIR) ，可以利用/PDT(或者与/PDTA，PDTDIR和其它信号的逻辑组合)来控制外部设备的存取。

/PDT用来指示PDT的数据阶段，它具有专用引脚，可以通过对PDT控制寄存器PDTCTL编程，使它在PDT传输的数据阶段之前0，1，2或3周期时变为低电平。/PDTA和PDTDIR信号使用的是EMIF的高位地址引脚，对不同类型的EMIF它们对应的引脚不同。/PDTA用于提前标示正准备进行PDT传输，PDTDIR用于标示进行PDT读(PDTDIR=1) 还是PDT写(PDTDIR=0)。这两个信号可以用来预告系统PDT传输将要进行，系统可以触发总线开关或其它的外部辅助逻辑来控制实际的数据传输。

基于PDT传输的数据存储器接口设计

下面选用IDT72V 3640作为输入输出FIFO，SDRAMMT48LC4M32B227作为图像存储器，实现基于PDT传输的TMS320C6411数据存储器接口设计。

TMS320C6411是低价格、低功耗、高性能的TMS320C6400系列DSP，特别适用于价格敏感而又要求高性能、低功耗的应用领域。它有一个32b宽的EMIF接口，可以支持与异步存储器(SRAM，EPROM) 和同步存储器(SDRAM，SBSRAM，ZBTSRAM和FIFO)的无缝接口。

接口方案设计
图2是数据存储器接口的方案图。SDRAMMT48LC4M32B2-7作为图像存储器映射于C6411的CE3空间，它与EMIF的连接不需附加逻辑，可以直接将对应引脚相连，只需对与SDRAM相关的EMF控制寄存器合理设置，即可实现对SDRAM的控制。输入FIFO和输出FIFO映射为外设，它们通过PDT传输与SDRAM进行数据传送。输入FIFO向SDRAM传送数据执行的是PDT写操作，SDRAM向输出FIFO传送数据执行的是PDT读操作，由于在同一总线上既有PDT读又有PDT写，必须采用附加逻辑来控制输入FIFO和输出FIFO的操作。

图2　基于PDT传输的数据存储器接口方案

输入FIFO和输出FIFO的总线匹配

PDT传输要求外部设备的总线宽度必须与SDRAM的总线宽度相同，由于本系统中SDRAM的总线宽度为32b，IDT72V 3640的总线宽度为36b，必须选择其中的32b与EMIF的ED[0：31]相连，具体的选择与IDT72V 3640的总线匹配模式有关。本系统中A/D转换器的输出和D/A转换器的输入均为8b，所以输入FIFO的匹配模式为：小端的9b输入到36b输出；输出FIFO的匹配模式为：小端的36b输入到9b输出。对于输入FIFO，其输入端口D[0：7]与A/D转换器的数据输出连接，D[8：35]接地，其输出端口Q[0：7]，Q[9：16]，Q[18：25]，Q[27：34]依次与EMIF的ED[0：31]连接；这样输入端口每4个前后连续的8b的输入数据，在进行PDT写传输时，在输出端口并行输出，写入SDRAM。对于输出FIFO，其输入端口D[0：7]，D[9：16]，D[18：25]，D[27：34]依次与EMIF的ED[0：31]连接，D[8]，D[17]，D[26]，D[35]接地，其输出端口Q[0：7]与D/A转换器的数据输入端口连接；每个32b的输入数据在输出端口经4 个读操作串行输出。可以看出，通过总线匹配使得输入FIFO和输出FIFO与SDRAM进行数据传送的次数减少为原来的(FIFO8 b输入/输出)1/4，提高了传输效率。

输入FIFO和输出FIFO的控制逻辑设计

这里使用EMIF的/PDT和PDTDIR信号来产生输入FIFO的/REN，/OE信号和输出FIFO的/WEN信号。这些控制信号的产生分为两个阶段：方向检测阶段、多路分解和信号产生阶段。方向检测阶段当/CE3信号有效时锁存PDTDIR的状态，其输出为DIR。多路分解和信号产生阶段以DIR和/PDT为输入信号，根据这两个信号产生正确的输出信号去驱动输入FIFO或输出FIFO。逻辑电路的实际实现与PDT控制寄存器PDTCTL的设置和FIFO的时序模式有关。图3是PDTCTL设置为PDTWL=1，PDTRL=0，输入输出FIFO工作于FWFT模式时，控制逻辑的原理图。用CPLD器件实现这个逻辑，其功能仿真如图4 和图5 所示。由于TMSC64xx的EMIF对SDRAM的读写突发长度为4。所以每次PDT传输的数据阶段为4个字。

图3　控制逻辑原理图

图4　PDT写功能仿真

图5　PDT读功能仿真

对于PDT写传输，由于PDTWL=1，所以在/PDT变低后一个时钟周期数据阶段开始，SDRAM将在/PDT变为低电平的第2个时钟上升沿开始读取数据，在/PDT变为高电平后的第一个时钟上升沿读取最后一个数据。从图4 可以看出，/OE在/PDT变低的同一个时钟周期也变为低，由于输出FIFO工作于FW FT模式，所以存储在输入FIFO输出寄存器中的第一个数据将会出现在数据总线上，等待SDRAM的读取。在SDRAM读取第一个数据时，由于/REN已变为低电平，所以存储在输入FIFO内部RAM阵列中的第二个数据将会被送入输出寄存器，并出现在数据总线上，等待SDRAM的读取。如此重复，直到PDT写结束，/OE、/REN变为高电平。在PDT写传输中/W EN为高电平，不会向输出FIFO写入数据。

对于PDT读传输，由于PDTRL=0，输出FIFO应该在/PDT变为低电平的第一个时钟上升沿开始读取数据直到/PDT变为高电平，从图5可以看出，输出FIFO的/W EN信号与/PDT保持同步，能够满足这个要求；而且，传输过程中/OE、/REN为高电平，输入FIFO输出数据引脚为高阻，不会引起总线冲突。因此，此控制逻辑可以实现对输入FIFO和输出FIFO的正确控制。

结束语

为了实现PDT传输，除了正确设计数据存储器接口外，还需正确设置EDMA通道参数，这里不再详述。总之，TMS320C64xx的PDT传输为共享同一数据总线的外部设备和外部存储器之间传输大数量的数据提供了一种高效的方式，在视频图像实时处理系统中，利用PDT传输实现图像存储器(SDRAM)与输入FIFO和输出FIFO间的数据传输，能有效提高系统的性能。